[發明專利]用于執行散列算法的電路和方法

有效

• 申請號: 202010432370.8
• 申請日: 2020-05-20
• 公開（公告）號: CN111612622B
• 公開（公告）日: 2021-03-23
• 發明（設計）人: 范志軍;李楠;許超;薛可;楊作興
• 申請（專利權）人: 深圳比特微電子科技有限公司
• 主分類號: G06Q40/04
• 分類號: G06Q40/04;H04L9/06
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 張丹

1.一種用于執行散列算法的電路，其特征在于，包括：

輸入模塊，用于接收數據；以及

運算模塊，用于基于接收到的數據計算散列值，所述運算模塊包括以流水線結構布置的多個運算級，所述多個運算級包括第0運算級、第1運算級、直到第P運算級，P為大于1且小于流水線結構中運算級的數量的固定的正整數，

其中，從第1運算級到第P運算級中的每個運算級包括：

多個緩存寄存器，用于存儲當前運算級的中間值并且以第一頻率運行，以及

多個擴展寄存器，用于存儲當前運算級的擴展數據，并且包括以所述第一頻率運行的第一組擴展寄存器和以第二頻率運行的第二組擴展寄存器，

其中，第二頻率是第一頻率的1/N倍，N為大于1且不大于第二組擴展寄存器中擴展寄存器的數量的固定的正整數。

2.根據權利要求1所述的電路，其特征在于，所述電路還包括:

時鐘模塊，用于提供基準時鐘信號，所述基準時鐘信號具有第一頻率和與第一頻率對應的基準時鐘周期，從第1運算級到第P運算級中的每個運算級的多個緩存寄存器和第一組擴展寄存器基于所述基準時鐘信號運行；

其中，從第1運算級到第P運算級中的每個運算級被配置為：在每個基準時鐘周期內，基于來自相鄰的前一運算級中的第一組擴展寄存器中的至少一個擴展寄存器中的擴展數據，生成用于存儲在當前運算級的多個緩存寄存器中的中間值。

3.根據權利要求2所述的電路，其特征在于，

其中，第N運算級到第P運算級中的每個運算級被配置為：在每個基準時鐘周期內，基于在當前運算級的相鄰的前N個運算級中的至少一個擴展寄存器中的擴展數據，生成用于存儲在當前運算級的第一組擴展寄存器中的擴展數據；

其中，第i+j₁*N運算級被配置為，在第C₁+i+k*N個基準時鐘周期內，基于在當前運算級的相鄰的前N個運算級中的至少一個擴展寄存器中的擴展數據，生成用于存儲在當前運算級的第二組擴展寄存器中的擴展數據；

其中，C₁為固定的正整數，i為0或小于N的任意正整數，j₁為小于P/N的任意正整數，k為0或任意正整數。

4.根據權利要求2所述的電路，其特征在于，

其中，所述時鐘模塊還被配置為生成具有第二頻率的第1時鐘信號到第N時鐘信號，

其中，第1時鐘信號到第N時鐘信號的上升沿與基準時鐘信號的上升沿對準，并且第2時鐘信號到第N時鐘信號中的每個時鐘信號的上升沿比其前一個時鐘信號的上升沿晚一個基準時鐘周期；以及

其中，第p+q*N運算級中的第二組擴展寄存器基于第p時鐘信號運行，p為不大于N的任意正整數，q為0或使得滿足(p+q*N)不大于P的任意正整數。

5.根據權利要求3所述的電路，其特征在于，

其中，從第1運算級到第P-N運算級中的每個運算級的第一組擴展寄存器中的一個擴展寄存器的輸出端被耦接到相鄰的后N個運算級中的每個運算級的第二組擴展寄存器中的一個擴展寄存器的輸入端；以及

其中，第N+1運算級到第P運算級中的每個運算級的第一組擴展寄存器中的一個擴展級寄存器的輸入端通過N選1多路選擇器耦接到相鄰的前N個運算級中的每個運算級的第二組擴展寄存器中的一個擴展寄存器的輸出端。

6.根據權利要求2所述的電路，其特征在于，從第1運算級到第P運算級中的每個運算級的所述多個擴展寄存器還包括以第三頻率運行的第三組擴展寄存器，

其中，第三頻率是第一頻率的1/M倍，M為大于1、小于第三組擴展寄存器中擴展寄存器的數量且不等于N的固定的正整數。