[發(fā)明專利]一種基于FPGA的RBF神經(jīng)網(wǎng)絡(luò)激活函數(shù)實(shí)現(xiàn)方法

有效

• 申請?zhí)枺?/td>: 202010429589.2
• 申請日: 2020-05-20
• 公開（公告）號: CN111680782B
• 公開（公告）日: 2022-09-13
• 發(fā)明（設(shè)計(jì)）人: 戴衛(wèi)力;張藝;周茹舒;華迪;談俊燕;王海濱
• 申請（專利權(quán)）人: 河海大學(xué)常州校區(qū)
• 主分類號: G06N3/04
• 分類號: G06N3/04;G06N3/063;G06F17/11
• 代理公司: 南京縱橫知識產(chǎn)權(quán)代理有限公司 32224
• 代理人: 李跟根

1.一種基于FPGA的RBF神經(jīng)網(wǎng)絡(luò)激活函數(shù)實(shí)現(xiàn)方法，其特征是，包括如下步驟：

根據(jù)激活函數(shù)的幾何特征，以函數(shù)拐點(diǎn)為分界點(diǎn)將激活函數(shù)的自變量域劃分為核心區(qū)間與邊緣區(qū)間；

將邊緣區(qū)間細(xì)分為不少于兩個(gè)子區(qū)間，對各子區(qū)間的激活函數(shù)采用分段函數(shù)進(jìn)行逼近，獲取各子區(qū)間的擬合函數(shù)；

對激活函數(shù)在FPGA器件上的計(jì)算執(zhí)行過程進(jìn)行硬件語言描述，進(jìn)行硬件語言描述的語言包括Verilog語言；

基于進(jìn)行過硬件語言描述的FPGA器件，采用雙曲坐標(biāo)旋轉(zhuǎn)算法對核心區(qū)間的激活函數(shù)進(jìn)行運(yùn)算，采用擬合函數(shù)對邊緣區(qū)間的激活函數(shù)進(jìn)行運(yùn)算；

所述激活函數(shù)為高斯函數(shù)，表達(dá)式如下：

h＝exp(-t²/2b²)，

其中，t＝x-c_j；

式中，h為高斯函數(shù)，exp是以自然常數(shù)e為底的指數(shù)函數(shù)，t為高斯函數(shù)的自變量，b為高斯基函數(shù)的寬度向量，且b0，x為神經(jīng)網(wǎng)絡(luò)的輸入，c_j為神經(jīng)網(wǎng)絡(luò)隱含層第j個(gè)神經(jīng)元的中心向量值；

其特征是，

所述核心區(qū)間與邊緣區(qū)間的劃分方法，包括：

對高斯函數(shù)求二階導(dǎo)數(shù)后令其為零，獲取高斯函數(shù)的拐點(diǎn)t＝±b；

劃分核心區(qū)間為[-b,b]，劃分邊緣區(qū)間為[-6,-b)和(b,6]。

2.根據(jù)權(quán)利要求1所述的基于FPGA的RBF神經(jīng)網(wǎng)絡(luò)激活函數(shù)實(shí)現(xiàn)方法，其特征是，所采用的分段函數(shù)為二次多項(xiàng)式，所獲取的各子區(qū)間的擬合函數(shù)為二次多項(xiàng)式擬合函數(shù)；

所述二次多項(xiàng)式擬合函數(shù)，其表達(dá)式如下：

m_τt²+n_τt+k_τ；

式中，τ為將邊緣區(qū)間細(xì)分為子區(qū)間的數(shù)量，m_τ、n_τ、k_τ為二次多項(xiàng)式擬合函數(shù)的系數(shù)值。

3.根據(jù)權(quán)利要求2所述的基于FPGA的RBF神經(jīng)網(wǎng)絡(luò)激活函數(shù)實(shí)現(xiàn)方法，其特征是，所述二次多項(xiàng)式擬合函數(shù)的獲取方法，包括：

根據(jù)所需計(jì)算精度將邊緣區(qū)間細(xì)分為τ個(gè)子區(qū)間；

在每個(gè)子區(qū)間內(nèi)選取不少于兩個(gè)點(diǎn)組成散點(diǎn)圖，每個(gè)點(diǎn)的橫坐標(biāo)對應(yīng)激活函數(shù)的輸入自變量，每個(gè)點(diǎn)的縱坐標(biāo)對應(yīng)激活函數(shù)的函數(shù)值；

選用MATLAB中的曲線擬合工具多項(xiàng)式擬合中的二次多項(xiàng)式模型對所述散點(diǎn)圖進(jìn)行擬合，直至其標(biāo)準(zhǔn)差小于預(yù)設(shè)閾值，求取二次多項(xiàng)式擬合函數(shù)的系數(shù)值m_τ、n_τ、k_τ。

4.根據(jù)權(quán)利要求1所述的基于FPGA的RBF神經(jīng)網(wǎng)絡(luò)激活函數(shù)實(shí)現(xiàn)方法，其特征是，對激活函數(shù)在FPGA器件上的計(jì)算執(zhí)行過程進(jìn)行硬件語言描述的方法，包括：

對FPGA器件的輸入、輸出接口進(jìn)行定義；

調(diào)用FPGA器件中預(yù)建立的選擇模塊判定所輸入激活函數(shù)的自變量t位于核心區(qū)間或邊緣區(qū)間，所述選擇模塊預(yù)定義有激活函數(shù)的自變量域的核心區(qū)間和邊緣區(qū)間。

5.根據(jù)權(quán)利要求4所述的基于FPGA的RBF神經(jīng)網(wǎng)絡(luò)激活函數(shù)實(shí)現(xiàn)方法，其特征是，對FPGA器件的輸入、輸出接口進(jìn)行定義的方法，包括：

將激活函數(shù)的輸入定義為32位定點(diǎn)數(shù)模式，對應(yīng)到FPGA開發(fā)板擴(kuò)展口中的32個(gè)IO口；

將激活函數(shù)的輸出定義為32位定點(diǎn)數(shù)模式，對應(yīng)到FPGA開發(fā)板擴(kuò)展口中的32個(gè)IO口。