[發明專利]一種基于雙隧穿晶體管的半浮柵存儲器及其制備方法

有效

• 申請號: 202010400579.6
• 申請日: 2020-05-13
• 公開（公告）號: CN111540739B
• 公開（公告）日: 2022-08-19
• 發明（設計）人: 朱寶;陳琳;孫清清;張衛
• 申請（專利權）人: 復旦大學;上海集成電路制造創新中心有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242
• 代理公司: 上海正旦專利代理有限公司 31200
• 代理人: 陸飛;陸尤

本發明屬于集成電路存儲器技術領域，具體為一種基于雙隧穿晶體管的半浮柵存儲器。本發明的半浮柵存儲器包括：有U型槽的半導體襯底；第一柵介質層覆蓋U型槽的表面；浮柵覆蓋第一柵介質層，并形成中間高、兩邊低的凸起形狀；隧穿晶體管溝道層覆蓋浮柵的中間凸起上表面；第二柵介質層形成在隧穿晶體管溝道層兩側并延伸覆蓋浮柵表面，控制柵覆蓋第二柵介質層和所述隧穿晶體管溝道層上表面；柵極側墻位于第一柵極疊層和第二柵極疊層兩側；源區和漏區形成于半導體襯底中、位于第一柵極疊層和第二柵極疊層兩側，源區具有第一摻雜類型，漏區具有第二摻雜類型。本發明能夠有效降低半浮柵存儲器的工作電壓和功耗。

技術領域

本發明屬于集成電路存儲器技術領域，具體涉及一種基于雙隧穿晶體管的半浮柵存儲器。

背景技術

目前，集成電路芯片中使用的DRAM器件主要為1T1C結構，即一個晶體管串聯一個電容器，通過晶體管的開關實現對電容器的充電和放電，從而實現DRAM器件0和1之間的轉換。隨著器件尺寸越來越小，集成電路芯片中使用的DRAM器件正面臨越來越多的問題，比如DRAM器件要求64 ms刷新一次，因此電容器的電容值必須保持在一定數值以上以保證有足夠長的電荷保持時間，但是隨著集成電路特征尺寸的縮小，大電容的制造已經越來越困難，而且已經占了制造成本的30%以上。

半浮柵存儲器是DRAM器件的替代概念，不同于通常的1T1C結構，半浮柵器件由一個浮柵MOS晶體管和嵌入式隧穿晶體管組成，通過嵌入式隧穿晶體管的溝道對浮柵晶體管的浮柵進行寫入和擦除操作。隨著集成電路的不斷發展，器件集成度也不斷增加，這就要求器件的功耗不斷減小，也就是說器件工作電壓要不斷減小。然后傳統的浮柵MOS晶體管，載流子通過擴散和漂移方式進行傳輸，從而無法突破60 mV/dec亞閾值擺幅的限制，也就是說工作電壓無法進一步縮小。

發明內容

為了解決上述問題，本發明的目的在于提供一種工作電壓和功耗低的基于雙隧穿晶體管的半浮柵存儲器及其制備方法。

本發明提供的基于雙隧穿晶體管的半浮柵存儲器，包括：

半導體襯底，其具有第一摻雜類型，設有U型槽；

第一柵極疊層，包括第一柵介質層、浮柵和隧穿晶體管溝道層，其中，所述第一柵介質層覆蓋所述U型槽的表面；所述浮柵覆蓋所述第一柵介質層，并形成中間高、兩邊低的凸起形狀；所述隧穿晶體管溝道層覆蓋所述浮柵的中間凸起上表面；

第二柵極疊層，包括第二柵介質層和控制柵，所述第二柵介質層形成在所述隧穿晶體管溝道層兩側并延伸覆蓋所述浮柵表面，所述控制柵覆蓋所述第二柵介質層和所述隧穿晶體管溝道層上表面；

柵極側墻，位于所述第一柵極疊層和第二柵極疊層兩側；

源區和漏區，形成于所述半導體襯底中，位于所述第一柵極疊層和第二柵極疊層兩側，其中源區具有第一摻雜類型，漏區具有第二摻雜類型。

本發明的基于雙隧穿晶體管的半浮柵存儲器中，優選為，所述第一柵介質層、所述第二柵介質層材料選自SiO₂、Al₂O₃、ZrO₂、HfZrO、HfO₂、HfAlO、HfSiO及其任意組合的一種。

本發明的基于雙隧穿晶體管的半浮柵存儲器中，優選為，所述浮柵是第一摻雜類型的重摻雜的多晶硅層。

本發明的基于雙隧穿晶體管的半浮柵存儲器中，優選為，所述隧穿晶體管溝道層是第二摻雜類型的輕摻雜多晶硅。

本發明的基于雙隧穿晶體管的半浮柵存儲器中，優選為，所述控制柵為第二摻雜類型的重摻雜多晶硅層。

本發明的基于雙隧穿晶體管的半浮柵存儲器中，優選為，所述控制柵為TiN、TaN、MoN或者WN。

本發明提供的基于雙隧穿晶體管的半浮柵存儲器的制備方法，包括以下步驟：