[發明專利]一種低功耗輸出緩沖器電路

在審

• 申請號: 202010380201.4
• 申請日: 2020-05-08
• 公開（公告）號: CN111682873A
• 公開（公告）日: 2020-09-18
• 發明（設計）人: 王千;余天宇;孫磊
• 申請（專利權）人: 北京中電華大電子設計有限責任公司
• 主分類號: H03K19/018
• 分類號: H03K19/018
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明公開了一種低功耗的輸出緩沖器電路，包括上拉控制單元，上拉輸出晶體管，下拉控制單元，下拉輸出晶體管。其中，上拉控制單元用來產生上拉輸出晶體管的控制信號，在控制信號為低時，控制上拉輸出晶體管開啟，緩沖電路輸出為高；下拉控制單元用來產生下拉輸出晶體管的控制信號，在控制信號為高時，控制下拉輸出晶體管開啟，緩沖電路輸出為低。本發明所述的輸出緩沖器電路，當輸入發生變化，緩沖器電路輸出電平將要發生翻轉時，控制下拉晶體管先于上拉晶體管開啟之前關閉，或者控制上拉晶體管先于下拉晶體管開啟之前關閉，避免緩沖電路輸出狀態改變時上拉晶體管、下拉晶體管同時切換開關狀態造成的瞬間漏電現象，從而降低輸出緩沖器的動態功耗。

技術領域

本發明涉及集成電路設計領域，具體而言涉及一種低功耗的輸出緩沖器。

背景技術

在現代復雜的集成電路系統設計中，經常需要使用輸出緩沖器來實現電壓信號在不同電路模塊之間進行傳遞。目前常用的CMOS輸出緩沖器的電路結構如圖1所示，該電路通常由偶數個CMOS反相器鏈組成，以逐級增加電路的輸出驅動能力。CMOS反相器由PMOS上拉晶體管和NMOS下拉晶體管兩個晶體管組成。當反相器的輸入為低電平“0”時，PMOS上拉晶體管開啟，NMOS下拉晶體管關閉，電路輸出高電平“1”。反之，當反相器的輸入為高電平“1”時，PMOS管關閉，NMOS管開啟，電路輸出低電平“0”。

上述CMOS反相器在實際應用中存在一個問題，在輸入電壓在從高到低或從低到高跳變的過程中，存在一個PMOS和NMOS晶體管同時處于輕微開啟狀態的瞬間，此時在電源到地之間存在著一條漏電通路，反相器將產生較大漏電電流。由于輸出緩沖器的晶體管器件往往具有較大的寬長比，因此該短路電流產生的功耗在電路整體功耗中往往占有較大的比重，這給整個電路造成較大的動態功耗。專利申請CN201410158958.3(公開號：CN103944553A)公布了一種減小該漏電電流的辦法，通過對輸出緩沖器中最后一級反相器的上拉晶體管和下拉晶體管分別進行控制，避免上下兩個晶體管同時開啟。但是該方法需要采用額外的時鐘控制信號，對上下兩路信號進行處理，以達到使上下兩個晶體管不會同時開啟的目的，這大大增加了電路設計的復雜度。

發明內容

針對上述問題，本發明提出了一種低功耗的輸出緩沖器，與其他的低功耗輸出緩沖器相比，不需要引入額外的時鐘控制信號，而是將輸入信號分為上下兩路，利用兩路信號的交叉互相控制帶來的時延，實現波形的調制，從而達到控制輸出晶體管不會同時開啟的目的。

本發明提供的輸出緩沖器由上拉控制單元、下拉控制單元、上拉輸出晶體管、下拉輸出晶體管組成。

上拉控制單元同時受緩沖器電路輸入信號和上拉控制信號的控制，產生上拉使能信號和下拉控制信號。上拉使能信號用來控制上拉晶體管開啟或關閉，而下拉控制信號作為下拉控制單元的輸入；下拉控制單元同時受緩沖器電路輸入信號和下拉控制信號的控制，產生下拉使能信號和上拉控制信號。下拉使能信號用來控制下拉晶體管開啟或關閉，而上拉控制信號作為上拉控制單元的輸入。

上拉控制單元對輸入信號X(0或者1)電平敏感，直接產生關斷上拉晶體管的使能信號，同時產生下拉控制信號，而所產生的下拉控制信號需要與輸入信號共同作用后才能產生下拉晶體管開啟的使能信號，這樣下拉晶體管開啟便滯后于上拉晶體管關斷；下拉控制單元對輸入信號(1或者0)電平敏感，直接產生關斷下拉晶體管的使能信號，同時產生上拉控制信號，而所產生的上拉控制信號需要與輸入信號共同作用后產生上拉晶體管開啟使能信號，這樣上拉晶體管開啟便滯后于下拉晶體管關斷。經過上述上拉控制單元和下拉控制單元對輸入信號的交叉控制，使得上拉晶體管或下拉晶體管的開啟總是滯后于下拉晶體管或上拉晶體管的關斷，避免了短路電流的產生，有效降低了輸出緩沖器的工作功耗。

附圖說明

圖1為傳統輸出緩沖器示意圖；

圖2為本發明所述輸出緩沖器電路工作時各個節點的信號波形圖。