[發(fā)明專利]一種基于FPGA的可擴(kuò)展的多端口DDR3控制器

有效

• 申請?zhí)枺?/td>: 202010345110.7
• 申請日: 2020-04-27
• 公開（公告）號: CN111581132B
• 公開（公告）日: 2022-03-25
• 發(fā)明（設(shè)計）人: 夏明敏;李正剛;朱天雄
• 申請（專利權(quán)）人: 武漢中科牛津波譜技術(shù)有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F15/78
• 代理公司: 湖北天領(lǐng)艾匹律師事務(wù)所 42252
• 代理人: 程明

1.一種基于FPGA的可擴(kuò)展的多端口DDR3控制器，其特征在于：包括仲裁模塊、讀寫空間大小管理模塊、DDR3 IP核控制模塊和FIFO接口控制模塊，所述仲裁模塊、讀寫空間大小管理模塊、DDR3 IP核控制模塊和FIFO接口控制模塊依次電連接；

所述仲裁模塊用于根據(jù)讀寫空間大小管理模塊提供的讀寫剩余可用地址空間大小、各端口所對應(yīng)的FIFO容量閾值和各端口按實際需求排列的優(yōu)先級信息來綜合仲裁管理各端口的讀寫請求；

所述讀寫空間大小管理模塊用于管理每個端口讀寫過程，根據(jù)全局配置的單次讀寫大小和各端口地址空間大小總量，對每個端口每次的讀寫流程進(jìn)行地址統(tǒng)計和管理后，計算更新每一次讀寫后當(dāng)前的讀寫剩余可用地址空間大小；

所述DDR3 IP核控制模塊用于控制IP核的Burst讀寫時序過程，所述FIFO接口控制模塊用于控制各端口的FIFO讀寫時序過程。

2.根據(jù)權(quán)利要求1所述的一種基于FPGA的可擴(kuò)展的多端口DDR3控制器，其特征在于：還包括信號接口邏輯控制模塊，所述信號接口邏輯控制模塊用于根據(jù)端口擴(kuò)展需求配置端口數(shù)量，所述DDR3 IP核控制模塊和FIFO接口控制模塊還用于發(fā)送和接收信號接口邏輯控制模塊數(shù)據(jù)。

3.根據(jù)權(quán)利要求1所述的一種基于FPGA的可擴(kuò)展的多端口DDR3控制器，其特征在于：所述仲裁模塊根據(jù)設(shè)計需求排列各通道的讀寫優(yōu)先級，然后讀取讀寫空間大小管理模塊計算反饋上來的各端口所對應(yīng)的讀寫剩余可用地址空間大小；對于寫入數(shù)據(jù)，判斷若該剩余可用寫地址空間大小大于等于全局配置的單次讀寫大小且寫入數(shù)據(jù)流側(cè)FIFO可讀預(yù)空標(biāo)志為0，則對應(yīng)端口此次的寫數(shù)據(jù)請求仲裁通過；對于讀出數(shù)據(jù)，判斷若該剩余可用讀地址空間大小大于等于全局配置的單次讀寫大小且讀出數(shù)據(jù)流側(cè)FIFO可寫預(yù)滿標(biāo)志0，則對應(yīng)端口此次的讀數(shù)據(jù)請求仲裁通過。

4.根據(jù)權(quán)利要求3所述的一種基于FPGA的可擴(kuò)展的多端口DDR3控制器，其特征在于：所述讀寫空間大小管理模塊，對寫數(shù)據(jù)請求仲裁通過的端口，在寫數(shù)據(jù)的過程中累加統(tǒng)計寫數(shù)據(jù)量，當(dāng)寫數(shù)據(jù)量達(dá)到該端口所配置地址空間大小總量時，累加統(tǒng)計的寫數(shù)據(jù)量清零并將寫溢出標(biāo)志位取反；對讀數(shù)據(jù)請求仲裁通過的端口，在讀數(shù)據(jù)的過程中累加統(tǒng)計讀數(shù)據(jù)量，當(dāng)讀數(shù)據(jù)量達(dá)到該端口所配置地址空間大小總量時，累加統(tǒng)計的讀數(shù)據(jù)量清零并將讀溢出標(biāo)志位取反。

5.根據(jù)權(quán)利要求4所述的一種基于FPGA的可擴(kuò)展的多端口DDR3控制器，其特征在于：同一個端口的寫溢出標(biāo)志位與讀溢出標(biāo)志位包括四種邏輯關(guān)系：寫溢出標(biāo)志位邏輯0與讀溢出標(biāo)志位邏輯0、寫溢出標(biāo)志位邏輯0與讀溢出標(biāo)志位邏輯1、寫溢出標(biāo)志位邏輯1與讀溢出標(biāo)志位邏輯0、寫溢出標(biāo)志位邏輯1與讀溢出標(biāo)志位邏輯1，所述讀寫空間大小管理模塊針對以上四種邏輯關(guān)系分別計算得到端口讀寫剩余可用地址空間大小。

6.根據(jù)權(quán)利要求1所述的一種基于FPGA的可擴(kuò)展的多端口DDR3控制器，其特征在于：所述FIFO接口控制模塊的FIFO信號接口中用戶寫入的數(shù)據(jù)信號為：

端口N數(shù)據(jù)寫請求fifochN_wrreq_ddr3；

端口N寫數(shù)據(jù)fifochN_data_ddr3；

端口N寫預(yù)滿標(biāo)志fifochN_prog_full_ddr3；

其中N是指通道號。

7.根據(jù)權(quán)利要求6所述的一種基于FPGA的可擴(kuò)展的多端口DDR3控制器，其特征在于：所述FIFO接口控制模塊的FIFO信號接口中用戶讀出的數(shù)據(jù)信號為：

端口N數(shù)據(jù)讀請求fifochN_rdreq_ddr3；

端口N讀數(shù)據(jù)fifochN_q_ddr3；

端口N讀預(yù)空標(biāo)志fifochN_prog_empty_ddr3；

其中N是指通道號。