[發(fā)明專利]適用于數(shù)據(jù)采集系統(tǒng)的同步電路裝置

在審

• 申請?zhí)枺?/td>: 202010339750.7
• 申請日: 2020-04-26
• 公開（公告）號: CN111522270A
• 公開（公告）日: 2020-08-11
• 發(fā)明（設計）人: 陳牧;孫方偉
• 申請（專利權）人: 山東大騁醫(yī)療科技有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 上海段和段律師事務所 31334
• 代理人: 李佳俊;郭國中

1.一種適用于數(shù)據(jù)采集系統(tǒng)的同步電路裝置，其特征在于，包括：控制模組(10)、采集模組(20)；

所述采集模組(20)與控制模組(10)相連；

所述采集模組(20)包括：探測器電路(21)；

所述采集模組(20)的數(shù)量為多個；

所述多個采集模組(20)并行接入控制模組(10)；

所述控制模組(10)包括：同步控制邏輯電路(11)、時鐘扇出電路(12)；

所述同步控制邏輯電路(11)與時鐘扇出電路(12)相連。

2.根據(jù)權利要求1所述的適用于數(shù)據(jù)采集系統(tǒng)的同步電路裝置，其特征在于，所述同步控制邏輯電路(11)采用FPGA邏輯電路。

3.根據(jù)權利要求2所述的適用于數(shù)據(jù)采集系統(tǒng)的同步電路裝置，其特征在于，采集模組(20)還包括：FPGA/ASIC電路(22)；

所述FPGA/ASIC電路(22)與探測器電路(21)相連。

4.根據(jù)權利要求1所述的適用于數(shù)據(jù)采集系統(tǒng)的同步電路裝置，其特征在于，所述采集模組(20)還包括：物理接口(13)；

所述物理接口(13)與時鐘扇出電路(12)相連；

所述物理接口(13)與采集模組(20)相連。

5.根據(jù)權利要求1所述的適用于數(shù)據(jù)采集系統(tǒng)的同步電路裝置，其特征在于，所述控制模組(10)包括：一組或者多組同步控制邏輯電路(11)；

所述控制模組(10)包括：一組或者多組時鐘扇出電路(12)；

所述多組同步控制邏輯電路(11)和多組時鐘扇出電路(12)組合使用。

6.根據(jù)權利要求1所述的適用于數(shù)據(jù)采集系統(tǒng)的同步電路裝置，其特征在于，所述同步控制邏輯電路(11)包括：有源時鐘芯片、FPGA芯片；

所述有源時鐘芯片能夠產(chǎn)生基準時鐘信號發(fā)送給FPGA芯片；

所述FPGA芯片下發(fā)的時鐘信號與有源時鐘芯片輸出的時鐘信號同步，或

所述FPGA芯片下發(fā)的時鐘信號由有源時鐘信號分頻或倍頻產(chǎn)生。

7.根據(jù)權利要求1所述的適用于數(shù)據(jù)采集系統(tǒng)的同步電路裝置，其特征在于，所述時鐘扇出電路(12)包括：

所述時鐘扇出電路(12)包括：一個或者多個Clock Buffer芯片；

所述Clock Buffer芯片的輸入端與同步控制邏輯電路(11)的輸出端互連；

所述Clock Buffer芯片能夠輸入以下任一種信息：

-時鐘信號；

-數(shù)據(jù)信號；

所述Clock Buffer芯片能夠輸出2-16個相互獨立的信號；

所述Clock Buffer芯片與物理接口(13)互連；

所述Clock Buffer芯片能夠輸出以下任一種信息：

-時鐘信號；

-數(shù)據(jù)信號。

8.根據(jù)權利要求1所述的適用于數(shù)據(jù)采集系統(tǒng)的同步電路裝置，其特征在于，所述探測器電路(21)包括：傳感器、ADC電路；

所述傳感器能夠產(chǎn)生電信號。

9.根據(jù)權利要求8所述的適用于數(shù)據(jù)采集系統(tǒng)的同步電路裝置，其特征在于，所述傳感器能夠產(chǎn)生模擬信號；

所述傳感器的輸出端與ADC電路的輸入端互連；

所述ADC電路能夠?qū)⒛M信號進行調(diào)理轉換成數(shù)字信號。

10.根據(jù)權利要求9所述的適用于數(shù)據(jù)采集系統(tǒng)的同步電路裝置，其特征在于，所述ADC電路同步接收時鐘和命令。