[發明專利]具有可調輸出復位的集成時鐘門控器鎖存器結構

在審

• 申請號: 202010317403.4
• 申請日: 2020-04-21
• 公開（公告）號: CN111831053A
• 公開（公告）日: 2020-10-27
• 發明（設計）人: 肯尼思·希克斯;蘇梅爾·歌爾;安德魯·克里斯托弗·羅素
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G06F1/06
• 分類號: G06F1/06;G06F1/12;G06F1/3237
• 代理公司: 北京銘碩知識產權代理有限公司 11286
• 代理人: 張川緒;韓芳

1.一種電子設備，所述電子設備包括：

鎖存器電路，被配置為部分地根據使能信號的狀態而將第一時鐘信號傳送為第一輸出信號，其中，鎖存器電路包括：至少兩個晶體管，被配置為執行與非功能并且通過第二時鐘信號來控制，其中，所述至少兩個晶體管被配置為改變第一時鐘信號到第一輸出信號的傳送的時序。

2.根據權利要求1所述的電子設備，其中，所述至少兩個晶體管被配置為響應于第一時鐘信號的邊沿而改變第一輸出信號的邊沿。

3.根據權利要求2所述的電子設備，其中，所述至少兩個晶體管被配置為響應于第一時鐘信號的邊沿而加快第一輸出信號的邊沿。

4.根據權利要求1所述的電子設備，其中，鎖存器電路包括與非門，與非門接收使能信號、第一時鐘信號和第二時鐘信號之中的至少一者作為輸入。

5.根據權利要求1所述的電子設備，其中，所述至少兩個晶體管包括：

第一晶體管，連接在高電壓電源與被配置為供應第一輸出信號的第一輸出反相器之間；以及

第二晶體管，連接在第一輸出反相器與低電壓電源之間。

6.根據權利要求5所述的電子設備，其中，第一晶體管包括PMOS晶體管，第二晶體管包括NMOS晶體管，其中，所述至少兩個晶體管被配置為響應于第一時鐘信號的邊沿來加快第一輸出信號的邊沿的復位。

7.根據權利要求5所述的電子設備，其中，第一晶體管與通過第一時鐘信號控制的至少一個第一其他晶體管并聯連接，

其中，第二晶體管與通過第一時鐘信號控制的至少一個第二其他晶體管串聯連接，并且

其中，所述至少兩個晶體管被配置為響應于第一時鐘信號的邊沿而加快第一輸出信號的邊沿的復位。

8.根據權利要求1所述的電子設備，其中，所述至少兩個晶體管不在鎖存器電路的關鍵時序路徑中。

9.根據權利要求1所述的電子設備，其中，所述至少兩個晶體管包括：

第一晶體管，連接在高電壓電源與被配置為供應第一輸出信號的第一輸出反相器之間；

第二晶體管，連接在低電壓電源與通過第一時鐘信號控制的第三晶體管之間；以及

第四晶體管，連接在高電壓電源與被配置為供應第二輸出信號的第二輸出反相器之間，其中，第二輸出信號為第一輸出信號的反相。

10.一種電子設備，所述電子設備包括：

鎖存器電路，被配置為部分地根據使能信號的狀態來產生模仿第一時鐘信號的第一輸出信號，其中，鎖存器電路包括：

至少兩個晶體管，被配置為執行或非功能并且通過第二時鐘信號被控制，其中，所述至少兩個晶體管被配置為響應于第一時鐘信號而改變第一輸出信號的時序。

11.根據權利要求10所述的電子設備，其中，所述至少兩個晶體管被配置為響應于第一時鐘信號的邊沿而改變第一輸出信號的邊沿。

12.根據權利要求11所述的電子設備，其中，所述至少兩個晶體管被配置為響應于第一時鐘信號的邊沿而延遲第一輸出信號的邊沿。

13.根據權利要求10所述的電子設備，其中，鎖存器電路包括或非門，或非門接收使能信號、第一時鐘信號和第二時鐘信號之中的至少一個作為輸入。

14.根據權利要求10所述的電子設備，其中，所述至少兩個晶體管包括：

第一晶體管，連接在高電壓電源與被配置為供應第一輸出信號的第一輸出反相器之間；以及

第二晶體管，連接在第一輸出反相器與低電壓電源之間。