[發明專利]半導體裝置及其制造方法

在審

• 申請號: 202010301464.1
• 申請日: 2020-04-16
• 公開（公告）號: CN111490100A
• 公開（公告）日: 2020-08-04
• 發明（設計）人: 邱漢欽
• 申請（專利權）人: 英諾賽科（珠海）科技有限公司
• 主分類號: H01L29/778
• 分類號: H01L29/778;H01L29/207;H01L29/10;H01L29/06;H01L21/335
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 林斯凱

1.一種半導體裝置，包含：

一襯底；

一通道層，設置于所述襯底上；

一勢壘層，設置于所述通道層上；

一柵極結構，其包含：

一第一經摻雜III-V族半導體，設置于所述勢壘層上；

一III-V族半導體，設置于所述第一經摻雜III-V族半導體上；

一導體，設置于所述III-V族半導體上，其中所述第一經摻雜III-V族半導體之寬度大于所述導體之寬度。

2.根據權利要求1所述的半導體裝置，其中所述柵極結構另包含：

一第二經摻雜III-V族半導體，設置于所述III-V族半導體與所述導體之間。

3.根據權利要求2所述的半導體裝置，其中所述所述第二經摻雜III-V族半導體之寬度與所述導體的寬度大體上相同。

4.根據權利要求2所述的半導體裝置，其中所述第二經摻雜III-V族半導體之寬度與所述第一經摻雜III-V族半導體的寬度大體上相同。

5.根據權利要求1所述的半導體裝置，其中所述III-V族半導體之寬度與所述導體之寬度大體上相同。

6.根據權利要求1所述的半導體裝置，其中所述III-V族半導體之寬度與所述第一經摻雜III-V族半導體之寬度大體上相同。

7.根據權利要求1-6中任一項所述的半導體裝置，其中所述勢壘層是氮化鋁鎵(Al_xGa_1-xN)，其中X＝0.05～0.3。

8.根據權利要求1-6中任一項所述的半導體裝置，其中所述勢壘層之厚度為約5～50納米(nm)。

9.根據權利要求1-6中任一項所述的半導體裝置，其中所述第一經摻雜III-V族半導體之厚度為約3～80nm。

10.根據權利要求2-6中任一項所述的半導體裝置，其中所述第二經摻雜III-V族半導體之厚度為約3～80nm。

11.根據權利要求1-6中任一項所述的半導體裝置，其中所述III-V族半導體是氮化鋁鎵(Al_xGa_1-xN)，其中X＝0～1。

12.根據權利要求1-6中任一項所述的半導體裝置，其中所述III-V族半導體之厚度為約1～30nm。

13.根據權利要求1-6中任一項所述的半導體裝置，其中所述第一經摻雜III-V族半導體為P型摻雜氮化鎵(GaN)。

14.根據權利要求2-6中任一項所述的半導體裝置，其中所述第二經摻雜III-V族半導體為P型摻雜氮化鎵。

15.根據權利要求1-6中任一項所述的半導體裝置，更包括一源極接觸和一汲極接觸，設置于所述通道層上。

16.根據權利要求1-6中任一項所述的半導體裝置，更包括一電子阻擋層，設置于所述襯底和所述通道層之間。

17.根據權利要求1-6中任一項所述的半導體裝置，更包括一緩沖層，設置于所述襯底和所述通道層之間。

18.根據權利要求1-6中任一項所述的半導體裝置，更包括一鈍化層，設置于所述勢壘層上，并且覆蓋所述第一經摻雜III-V族半導體、所述III-V族半導體及所述導體。