[發明專利]一種時鐘輸出電路

有效

• 申請號: 202010300105.4
• 申請日: 2020-04-16
• 公開（公告）號: CN111446960B
• 公開（公告）日: 2023-05-12
• 發明（設計）人: 楊超;孫海年;徐建;方偉
• 申請（專利權）人: 浙江大華技術股份有限公司
• 主分類號: H03L7/18
• 分類號: H03L7/18
• 代理公司: 北京同達信恒知識產權代理有限公司 11291
• 代理人: 王英

本申請公開了一種時鐘輸出電路，該時鐘輸出電路包括：分頻時鐘輸出單元，分頻時鐘輸出單元包括：參數同步電路、計數器、比較器、輸出寄存器以及輸出緩存器，其中：參數同步電路，用于獲取外部輸入的配置參數，經同步后得到分頻使能同步信號和分頻系數；計數器，用于根據分頻使能同步信號進行計數，并在接收到計數清零信號時進行計數清零；比較器，用于比較連接的計數器的計數數值與分頻系數或相位選擇參數得到比較結果，并根據比較結果輸出對應的電平信號；輸出寄存器，用于寄存所述電平信號；輸出緩存器，用于輸出分頻時鐘或分頻且調相時鐘。通過本申請提供的電路，滿足了各子系統的任意分頻時鐘的需求，并且可實現多時鐘的輸出。

技術領域

本申請涉及集成電路技術領域，尤其涉及一種時鐘輸出電路。

背景技術

在大規模集成電路系統中時鐘是各個子系統協同工作的基本保障，分頻器是處理時鐘的基本電路之一，幾乎所有的數字集成電路系統都會使用分頻器對頻率較高的時鐘進行分頻，以滿足各子系統的時鐘需求。

發明人發現，相關技術中的分頻技術方案中不支持奇數分頻，不能極大滿足各子系統的任意分頻的時鐘需求。

發明內容

本申請提供一種時鐘輸出電路，用以實現輸出任意分頻時鐘，來滿足各子系統對于分頻時鐘的需求。

第一方面，本申請提供一種時鐘輸出電路，該電路包括分頻時鐘輸出單元，所述分頻時鐘輸出單元包括：參數同步電路、第一計數器、第一比較器、第一輸出寄存器以及第一輸出緩存器，其中：

所述參數同步電路，用于獲取外部輸入的配置參數，并將所述配置參數同步到參考時鐘域下，得到分頻使能同步信號和分頻系數；其中，所述配置參數中包括所述分頻系數的配置值；

所述第一計數器，用于根據所述分頻使能同步信號在所述參考時鐘信號的每個上升沿時刻進行一次計數，并在接收到所述第一比較器發送的第一計數清零信號時進行計數清零；

所述第一比較器，用于比較所述第一計數器的計數數值與所述分頻系數得到第一比較結果，并根據所述第一比較結果輸出與所述第一比較結果相匹配的第一電平信號；若獲取到所述計數數值大于或等于所述分頻系數值的比較結果時，向所述第一計數器發送所述第一計數清零信號；

所述第一輸出寄存器，用于寄存所述第一電平信號，并將所述第一電平信號輸出給所述第一輸出緩存器；

所述第一輸出緩存器，用于根據所述第一電平信號，輸出分頻時鐘。

本申請實施例所提供的方案中，通過計數器對參考時鐘進行計數，比較器將計數器的計數數值與配置的分頻系數進行比較，并根據兩者之間的比較結果輸出電平信號，從而獲取分頻的時鐘。此外，通過將比較器輸出的電平信號輸出給寄存器，保證了輸出的分頻時鐘信號的質量，并且，通過輸出緩存器完成對于分頻時鐘的定義，從而得到最后的分頻時鐘。通過本申請提供的電路，可滿足各子系統的多種分頻方式的要求，解決了相關技術中無法對時鐘進行奇數分頻的技術問題。

可選的，所述配置參數中還包括至少一個相位選擇參數的配置值；所述參數同步電路在將所述配置參數同步到參考時鐘域下之后，還得到相位選擇參數；

所述分頻時鐘輸出單元還包括：至少一個分頻且調相時鐘輸出單元；

每個分頻且調相時鐘輸出單元包括：第三比較器、使能發生電路、第二計數器、第二比較器、第二輸出寄存器以及第二輸出緩存器，其中：

所述第三比較器，用于比較所述第一計數器的計數數值與所述相位選擇參數，并根據第三比較結果輸出相匹配的第三電平信號；

所述使能發生電路，用于在所述第三電平信號為高電平時，產生有效的調相使能信號并保持；其中，所述有效的調相使能信號用以觸發所述第二計數器開始計數；