[發(fā)明專利]位線結(jié)構(gòu)、其制作方法、半導(dǎo)體存儲器及電子設(shè)備在審
| 申請?zhí)枺?/td> | 202010292274.8 | 申請日: | 2020-04-14 |
| 公開(公告)號: | CN113540027A | 公開(公告)日: | 2021-10-22 |
| 發(fā)明(設(shè)計)人: | 金鎮(zhèn)泳;李俊杰;周娜;楊濤;李俊峰;王文武 | 申請(專利權(quán))人: | 中國科學(xué)院微電子研究所;真芯(北京)半導(dǎo)體有限責(zé)任公司 |
| 主分類號: | H01L23/528 | 分類號: | H01L23/528;H01L23/532;H01L21/768;H01L27/108;H01L21/8242 |
| 代理公司: | 北京辰權(quán)知識產(chǎn)權(quán)代理有限公司 11619 | 代理人: | 付婧 |
| 地址: | 100029 *** | 國省代碼: | 北京;11 |
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| 摘要: | |||
| 搜索關(guān)鍵詞: | 結(jié)構(gòu) 制作方法 半導(dǎo)體 存儲器 電子設(shè)備 | ||
本公開提供一種位線結(jié)構(gòu)、其制作方法、半導(dǎo)體存儲器及電子設(shè)備。本公開的位線結(jié)構(gòu)包括半導(dǎo)體基底;位于所述半導(dǎo)體基底上的至少一條位線;其中,所述半導(dǎo)體基底包括有器件隔離層限定的至少一個有源區(qū),所述位線與所述有源區(qū)接觸,所述位線包括自所述半導(dǎo)體基底起依次疊加設(shè)置的金屬層和絕緣層。該位線結(jié)構(gòu)通過將位線從多晶硅?阻擋金屬?鎢結(jié)構(gòu)變更為金屬結(jié)構(gòu),使得位線結(jié)構(gòu)在小于7nm時的局限可以克服。并且去除多晶硅之后,可以進(jìn)一步堆疊。
技術(shù)領(lǐng)域
本公開涉及半導(dǎo)體技術(shù)領(lǐng)域,具體涉及一種位線結(jié)構(gòu)、其制作方法、半導(dǎo)體存儲器及電子設(shè)備。
背景技術(shù)
動態(tài)隨機(jī)存取存儲器(Dynamic Random Access Memory,DRAM)是一種半導(dǎo)體存儲器,通常包括位單元的陣列,每一個單元能夠存儲信息的位。典型的單元配置由用于存儲電荷(即信息的位)的電容器以及在讀取和寫入操作期間提供到電容器的存取信號的存取晶體管組成。存取晶體管連接在位線和電容器之間,并且被字線信號選通(接通或關(guān)斷)。在讀取操作期間,經(jīng)由相關(guān)聯(lián)的位線從所述單元讀取所存儲的信息的位。在寫入操作期間,經(jīng)由晶體管從位線將信息的位存儲在單元中。單元本質(zhì)上是動態(tài)的(由于泄漏),并且因此必須被周期性地刷新。
使用埋入式柵極結(jié)構(gòu)的DRAM,其位線結(jié)構(gòu)是在亞16nm以下的,而目前位線結(jié)構(gòu)是多晶硅-阻擋金屬-鎢構(gòu)造,由于傾斜裕度、高寬比的限制,在亞16nm以下的制程中會遇到很大的困難。另外,多晶硅位線結(jié)構(gòu)在關(guān)鍵尺寸小于7nm時會發(fā)生物理性質(zhì)變化,這種位線結(jié)構(gòu)存在局限。
發(fā)明內(nèi)容
本公開的目的是提供一種位線結(jié)構(gòu)及其制作方法、一種半導(dǎo)體存儲器及一種電子設(shè)備。
本公開第一方面提供一種位線結(jié)構(gòu),包括:
半導(dǎo)體基底;
位于所述半導(dǎo)體基底上的至少一條位線;
其中,所述半導(dǎo)體基底包括有器件隔離層限定的至少一個有源區(qū),所述位線與所述有源區(qū)接觸,所述位線包括自所述半導(dǎo)體基底起依次疊加設(shè)置的金屬層和絕緣層。
本公開第二方面提供一種位線結(jié)構(gòu)的制作方法,包括:
提供半導(dǎo)體基底;所述半導(dǎo)體基底包括有器件隔離層限定的至少一個有源區(qū);
在所述器件隔離層上形成有至少一個位線接觸槽,所述位線接觸槽暴露所述有源區(qū);
在所述位線接觸槽內(nèi)形成自所述位線接觸槽起依次疊加的金屬層和絕緣層,所述金屬層和絕緣層構(gòu)成位線。
本公開第三方面提供一種半導(dǎo)體存儲器,包括:
如第一方面中所述的位線結(jié)構(gòu)。
本公開第四方面提供一種電子設(shè)備,包括:
如第三方面中所述的半導(dǎo)體存儲器。
本公開與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于:
(1)位線從多晶硅-阻擋金屬-鎢結(jié)構(gòu)變更為金屬結(jié)構(gòu),多晶硅位線結(jié)構(gòu)在小于7nm時的局限可以克服。
(2)去除多晶硅之后,可以進(jìn)一步堆疊。
附圖說明
通過閱讀下文優(yōu)選實(shí)施方式的詳細(xì)描述,各種其他的優(yōu)點(diǎn)和益處對于本領(lǐng)域普通技術(shù)人員將變得清楚明了。附圖僅用于示出優(yōu)選實(shí)施方式的目的,而并不認(rèn)為是對本公開的限制。而且在整個附圖中,用相同的參考符號表示相同的部件。在附圖中:
圖1至圖7示出了本公開所提供的制作位線結(jié)構(gòu)的各實(shí)施階段的示意圖;
圖8示出了本公開所提供的一種位線結(jié)構(gòu)的示意圖。
具體實(shí)施方式
該專利技術(shù)資料僅供研究查看技術(shù)是否侵權(quán)等信息,商用須獲得專利權(quán)人授權(quán)。該專利全部權(quán)利屬于中國科學(xué)院微電子研究所;真芯(北京)半導(dǎo)體有限責(zé)任公司,未經(jīng)中國科學(xué)院微電子研究所;真芯(北京)半導(dǎo)體有限責(zé)任公司許可,擅自商用是侵權(quán)行為。如果您想購買此專利、獲得商業(yè)授權(quán)和技術(shù)合作,請聯(lián)系【客服】
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