[發明專利]一種可配置分辨率的時鐘相移電路

有效

• 申請號: 202010274987.1
• 申請日: 2020-04-09
• 公開（公告）號: CN111464156B
• 公開（公告）日: 2022-08-30
• 發明（設計）人: 涂波;王德龍;王興宏
• 申請（專利權）人: 無錫中微億芯有限公司;中國電子科技集團公司第五十八研究所
• 主分類號: H03K5/135
• 分類號: H03K5/135
• 代理公司: 無錫華源專利商標事務所(普通合伙) 32228
• 代理人: 過顧佳;聶啟新

本發明公開了一種可配置分辨率的時鐘相移電路，涉及電子電路領域，該時鐘相移電路通過兩組差分對管接收兩路具有預定相位差的差分輸入時鐘對，兩組差分對管分別由兩個電流模塊提供電流，每個電流模塊可以輸出若干級不同大小的電流且兩個電流模塊輸出的電流的總和固定，通過調節兩個電流模塊輸出的電流可以實現不同的時鐘相移，通過調節兩路差分輸入時鐘對之間的預定相位差和/或每個電流模塊可以輸出的不同大小電流的級數即可實現不同的相移分辨率，相移分辨率可靈活配置，自由度更高，可以適用于更多的應用場景，而且相移分辨率受器件特性影響較小，可以實現更高的相移分辨率。

技術領域

本發明涉及電子電路領域，尤其是一種可配置分辨率的時鐘相移電路。

背景技術

隨著電子系統的工作頻率越來越高，對系統時鐘的相位要求越來越嚴格。常見的時鐘相移技術如DLL與PLL中，很容易實現45°、90°、180°等時鐘相移版本。如果想要更細的相移，一般采用如圖1所示的延遲鏈結構DELAY_LINE，延遲鏈通過串聯一些時鐘延遲單元(BUF)，通過CFG_CTRL選擇不同的延遲鏈節點，對輸入時鐘CLKIN進行不同程度的相移后輸出CLKOUT，其相移的最小單位就是一個時鐘延遲單元(BUF)的延時，但是一個時鐘延遲單元(BUF)的延時一般為數十、數百皮秒(ps)，因此使用延遲鏈結構對時鐘進行相移的分辨率固定為數十、數百皮秒(ps)，靈活性較低，而且無法滿足更高精度的分辨率要求。

發明內容

本發明針對上述問題及技術需求，提出了一種可配置分辨率的時鐘相移電路，本發明的技術方案如下：

一種可配置分辨率的時鐘相移電路，該時鐘相移電路包括第一MOS管、第二MOS管構成的一組差分對管，以及第三MOS管和第四MOS管構成的另一組差分對管；第一MOS管和第二MOS管的源端相連并連接第一電流模塊的輸出端，第一MOS管的柵端輸入第一差分輸入時鐘，第二MOS管的柵端輸入第二差分輸入時鐘，第一差分輸入時鐘和第二差分輸入時鐘構成第一差分輸入時鐘對；第三MOS管和第四MOS管的源端相連并連接第二電流模塊的輸出端，第四MOS管的柵端輸入第三差分輸入時鐘，第三MOS管的柵端輸入第四差分輸入時鐘，第三差分輸入時鐘和第四差分輸入時鐘構成與第一差分輸入時鐘對具有預定相位差的第二差分輸入時鐘對，第三差分輸入時鐘與第一差分輸入時鐘之間間隔預定相位差且第四差分輸入時鐘與第二差分輸入時鐘之間間隔預定相位差；

第一MOS管和第四MOS管的漏端相連并連接第五NMOS管的漏端，第五NMOS管的源端接地；第二MOS管和第三MOS管的漏端相連并連接第六NMOS管的漏端，第六NMOS管的源端接地；第五NMOS管和第六NMOS管的柵端相連并連接至偏置電源端，第五NMOS管和第六NMOS管在偏置電源的作用下分別提供相同的下拉電流；

第一電流模塊具有輸出n級大小不同的第一電流的功能，第二電流模塊具有輸出n級大小不同的第二電流的功能，且第一電流和第二電流的總和始終與下拉電流相等；

第六NMOS管的漏端輸出第一差分輸出時鐘，第五NMOS管的漏端輸出第二差分輸出時鐘，第一差分輸出時鐘和第二差分輸出時鐘構成一組相對于第一差分輸入時鐘對具有輸出時鐘相移的差分輸出時鐘對，第一差分輸出時鐘相對于第一差分輸入時鐘具有輸出時鐘相移，第二差分輸出時鐘相對于第二差分輸入時鐘具有輸出時鐘相移，輸出時鐘相移與第一電流的大小相對應。

其進一步的技術方案為，n個第一電流在0至下拉電流之間均勻分布，對應的第二電流在下拉電流至0之間均勻分布，不同輸出時鐘相移之間的分辨率為：

其中，Δφ為第一差分輸入時鐘對和第二差分輸入時鐘對之間的預定相位差。