[發明專利]半導體器件及其制造方法

有效

• 申請號: 202010264968.0
• 申請日: 2020-04-07
• 公開（公告）號: CN113497124B
• 公開（公告）日: 2023-08-11
• 發明（設計）人: 劉志拯
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L29/423
• 分類號: H01L29/423;H01L29/78;H01L21/266;H01L21/265;H10B12/00
• 代理公司: 北京律智知識產權代理有限公司 11438
• 代理人: 孫寶海;袁禮君

本公開涉及半導體技術領域，提出了一種半導體器件及其制造方法，半導體器件包括襯底、柵氧化層、柵電極以及注入區，襯底包括溝槽、源區、漏區以及溝道區，溝槽包括溝槽側壁和溝槽底壁；柵氧化層設置在溝槽內，柵氧化層包括凹槽；柵電極設置在凹槽內；注入區位于溝槽底壁的至少一側，且注入區的至少部分相對于源區更靠近漏區，以使溝道區靠近注入區的部分的閾值電壓小于遠離注入區的部分的閾值電壓。本公開的半導體器件通過在凹槽的內側或外側設置有注入區，從而會減小溝道區靠近注入區位置處的閾值電壓，由于溝道區存在閾值電壓相對較小的區域，則此部分的溝道區就更容易形成導通通道，也避免了此處溝道區內的電荷遷移。

技術領域

本公開涉及半導體技術領域，尤其涉及一種半導體器件及其制造方法。

背景技術

隨著電子科技的發展，電子設備變得更小更有處理能力，這也對存儲裝置與存儲器的要求越來越高。高集成度的元件設計可以達成元件尺寸微縮以及存儲容量增加的功效。

動態隨機存取存儲器(dynamic?random?access?memory，DRAM)由于“列錘效應”(row?hammering)問題會導致失效。列錘效應問題會造成通過柵(pass-gate，PG)的電荷遷移。在對單條列不斷存取的運作環境下，其通過柵端所感應出的寄生電子很容易漏電至位線接觸端，造成鄰近非存取列的數據崩潰。而高度集成化的元件，字線間距縮小，會使得“列錘效應”問題更為嚴重，尤其是柵端的底部。

發明內容

本公開的一個主要目的在于克服上述現有技術的至少一種缺陷，提供一種半導體器件及其制造方法。

根據本發明的第一個方面，提供了一種半導體器件，包括：

襯底，襯底包括溝槽、源區、漏區以及溝道區，溝槽包括溝槽側壁和溝槽底壁；

柵氧化層，柵氧化層設置在溝槽內，柵氧化層包括凹槽；

柵電極，柵電極設置在凹槽內；

注入區，注入區位于溝槽底壁的至少一側，且注入區的至少部分相對于源區更靠近漏區，以使溝道區靠近注入區的部分的閾值電壓小于遠離注入區的部分的閾值電壓。

在本發明的一個實施例中，溝槽底壁具有底端，注入區沿溝槽底壁的延伸方向延伸，注入區位于底端靠近漏區的一側。

在本發明的一個實施例中，源區和漏區之間的溝道區的長度為A，注入區的長度為B，其中，10B≤A≤12B。

在本發明的一個實施例中，柵電極均設置在凹槽內，半導體器件還包括：

覆蓋層，覆蓋層設置在柵電極上，且位于凹槽內。

在本發明的一個實施例中，襯底為P型襯底，源區和漏區均為N型離子摻雜區。

在本發明的一個實施例中，柵電極為多個，相鄰兩個柵電極之間共用一個漏區。

在本發明的一個實施例中，注入區設置在柵氧化層和柵電極中的至少之一內；

其中，注入區為低功函數區。

在本發明的一個實施例中，低功函數區包括低功函數材料，低功函數材料的功函數小于4.55eV。

在本發明的一個實施例中，低功函數材料的功函數大于3.8eV。

在本發明的一個實施例中，注入區設置在襯底內；

其中，注入區為襯底的反態摻雜區。

在本發明的一個實施例中，反態摻雜區與柵氧化層相接觸，反態摻雜區包括磷離子和砷離子中的至少之一。

在本發明的一個實施例中，溝槽底壁的兩側均設置有注入區；