[發明專利]一種堆疊電容、閃存器件及其制造方法

有效

• 申請號: 202010224926.4
• 申請日: 2020-03-26
• 公開（公告）號: CN111403392B
• 公開（公告）日: 2023-08-15
• 發明（設計）人: 田志;李娟娟;邵華;陳昊瑜
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H10B41/10
• 分類號: H10B41/10;H10B41/30
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 徐偉

本發明提供了一種堆疊電容、閃存器件及其制造方法。本發明所提供的閃存器件中的堆疊電容具有存儲晶體管的結構，至少包括襯底以及沿襯底高度方向由低到高依次堆疊在襯底上的隧穿氧化層、浮柵極層、層間介質層和控制柵極層，其中，形成堆疊電容的層間介質層包括沿襯底高度方向由低到高依次堆疊的第一氧化層和氮化物層；堆疊電容還包括引出控制柵極層的第一接觸和引出浮柵極層的第二接觸，以使浮柵極層和控制柵極層在外加電壓下構成堆疊電容的一對極板。本發明還提供了上述結構的制造方法。本發明所提供的堆疊電容的單元面積電容值被有效提高，在保證性能穩定性的情況下縮減了器件尺寸。本發明所提供的制造方法與現有工藝兼容，不增加制造成本。

技術領域

本發明涉及半導體領域，尤其涉及基于浮柵極的閃存器件結構及其制造工藝。

背景技術

閃存由于其具有高密度、低價格和電可編程/擦除的優點已被廣泛作為非易失性記憶體應用的最優選擇。閃存中需要用到一些電容結構，現有技術中的電容結構包括二極管、MOS電容等。這些電容使用器件中的不同組成部分構成，例如，對于閃存中的1.8V/5V器件區域，會使用1.8V或是5.0V器件的勢阱與源漏區進行組合來形成電容。

與此同時，自從早年德州儀器的Jack?Kilby博士發明了集成電路之時起，科學家們和工程師們已經在半導體器件和工藝方面作出了眾多發明和改進。近50年來，半導體尺寸已經有了明顯的降低，這轉化成不斷增長的處理速度和不斷降低的功耗。迄今為止，半導體的發展大致遵循著摩爾定律，摩爾定律大致是說密集集成電路中晶體管的數量約每兩年翻倍。現在，半導體工藝正在朝著20nm以下發展，其中一些公司正在著手14nm工藝。這里僅提供一個參考，一個硅原子約為0.2nm，這意味著通過20nm工藝制造出的兩個獨立組件之間的距離僅僅約為一百個硅原子。

正是由于對小尺寸芯片的需求，半導體器件的制造流程需要將各個電路元件進行面積的縮減。半導體器件制造因此變得越來越具有挑戰性，并且朝著物理上可能的極限推進。

對于閃存結構而言，其邏輯區域是器件的核心區域之一，在不同技術節點下，邏輯區域占據整個晶圓面積的占比隨器件閃存單元(cell)技術節點的縮減而增減。請參考圖1，圖1示出了Nor?Flash在不同節點下其邏輯區域所占比例的對比圖。從圖1中可以看出，雖然Nor?Flash的邏輯區域的所占比例隨著產品容量的增加而降低，但對于相同容量的不同技術節點而言(圖中示出了55nm、55nm和65nm三代節點)，Nor?Flash的邏輯區域的所占比例隨著技術節點的縮減而增減。這對于實現整體芯片面積的縮減是個限制性因素，因此，亟需要對于如何縮減邏輯區域進行研究。為了縮減邏輯區域，降低邏輯區域的占比，從而達到節省晶圓面積的作用，考慮有效提高電容結構的單元面積電容值的做法不失可行性。

因此，亟需要一種堆疊電容結構、閃存器件及其制造方法，能夠有效提高電容結構的單元面積電容值，從而能夠起到降低電容結構的所占面積，達到節省晶圓面積的作用。同時，還需要一并保證電容結構電容值的穩定性，以避免對電路的性能造成負面影響。

發明內容

以下給出一個或多個方面的簡要概述以提供對這些方面的基本理解。此概述不是所有構想到的方面的詳盡綜覽，并且既非旨在指認出所有方面的關鍵性或決定性要素亦非試圖界定任何或所有方面的范圍。其唯一的目的是要以簡化形式給出一個或多個方面的一些概念以為稍后給出的更加詳細的描述之序。

為了解決現有技術中存在的上述問題，本發明提供了一種堆疊電容，上述堆疊電容具有閃存器件中存儲晶體管的結構，至少包括襯底以及沿上述襯底高度方向由低到高依次堆疊在上述襯底上的隧穿氧化層、浮柵極層、層間介質層和控制柵極層，其中，

形成上述堆疊電容的層間介質層包括沿上述襯底高度方向由低到高依次堆疊的第一氧化層和氮化物層；

上述堆疊電容還包括引出上述控制柵極層的第一接觸和引出上述浮柵極層的第二接觸，以使上述浮柵極層和上述控制柵極層在外加電壓下構成上述堆疊電容的一對極板。