[發明專利]半導體裝置及其制造方法

在審

• 申請號: 202010224063.0
• 申請日: 2020-03-26
• 公開（公告）號: CN111755518A
• 公開（公告）日: 2020-10-09
• 發明（設計）人: 吉村充弘
• 申請（專利權）人: 艾普凌科有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L27/02
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 鄧毅;黃綸偉

本發明提供半導體裝置及其制造方法。半導體裝置(100)具備：有源區(A)，其形成有縱型晶體管，該縱型晶體管在設置于半導體襯底(140)的溝槽(104)內具有溝槽柵極(106)；和場區(B)，其包圍有源區(A)，在所述半導體襯底正面上的場絕緣膜上形成有保護二極管(117)。溝槽柵極(106)由第1多晶硅層構成，具有：埋入部分，其被埋入溝槽(104)內部；和延伸部(113a)，其與埋入部分連接并在半導體襯底(140)正面上延伸，保護二極管(117)由膜厚比第1多晶硅層厚的第2多晶硅層構成。在延伸部(113a)上形成有由第2多晶硅層構成的重疊部(113b)。

技術領域

本發明涉及半導體裝置，特別涉及具備溝槽柵極和柵極絕緣膜的縱型晶體管以及具有柵極保護二極管的半導體裝置。

背景技術

通常，具有具備柵極絕緣膜的縱型晶體管的半導體裝置具有保護柵極絕緣膜不受ESD(Electro-Static Discharge，靜電釋放)等影響的柵極保護二極管。那樣的保護二極管由在絕緣膜上形成的多晶硅膜等構成，由與構成柵極的多晶硅層相同的層形成。在專利文獻1中公開了如下技術：在具備溝槽柵極和柵極絕緣膜的縱型晶體管中，在溝槽內以及半導體襯底上沉積不含雜質的多晶硅層，通過基于氣相熱擴散的雜質導入和構圖來分開制作溝槽柵極和保護二極管。通常，形成溝槽柵極時采用如下方法：為了在溝槽內無間隙地埋設多晶硅層，沉積與溝槽寬度同等程度的膜厚的多晶硅膜，通過回蝕而在溝槽內殘留多晶硅層。另外，溝槽柵極是指埋入于縱型晶體管的溝槽內的柵電極。

近年來，為了應對具備溝槽柵極和柵極絕緣膜的縱型晶體管的小型化和大電流化，溝槽寬度的微細化不斷發展。與此相伴，用于形成溝槽柵極的多晶硅膜具有薄膜化的傾向。此外，還要求溝槽柵極的低電壓驅動化，需要柵極絕緣膜的薄膜化和與此相伴的保護二極管的低電壓化。

現有技術文獻

專利文獻1：日本特開2006-93505號公報

然而，伴隨溝槽柵極寬度的微細化，當使所沉積的多晶硅層變薄時，由與溝槽柵極相同的多晶硅層形成的保護二極管的多晶硅層也同時變薄，因此，隨著電流容量的降低，ESD耐性降低。為了抑制那樣的ESD耐性的降低，為了增加電流容量，需要增加保護二極管中的PN結面積，而這會導致保護二極管所需面積的增加，難以實現半導體裝置的小型化。此外，電連接溝槽柵極和金屬布線的柵極接觸孔有可能在多晶硅層的薄膜化的同時穿透下方的多晶硅層而引起漏電流的產生等電特性的劣化。

另一方面，在沉積了膜厚比溝槽的寬度大的多晶硅層的情況下，由于用于形成溝槽柵極的回蝕量也增大，因此，隨著蝕刻偏差增大，溝槽柵極上表面的深度偏差增大。并且，溝槽柵極上表面的深度偏差會引起晶體管的溝道長度的偏差，導致縱型晶體管特性的偏差等電特性的劣化。

發明內容

因此，鑒于上述問題，本發明的目的在于提供能夠抑制伴隨溝槽微細化的柵極保護二極管的ESD耐性的降低和縱型晶體管的電特性的劣化的半導體裝置及其制造方法。

為了解決上述課題，本發明設為以下那樣的半導體裝置。

即，設為一種半導體裝置，該半導體裝置具備：有源區，其形成有縱型晶體管，該縱型晶體管在設置于半導體襯底的溝槽內具有溝槽柵極；和場區，其包圍所述有源區，在所述半導體襯底正面上的場絕緣膜上形成有保護二極管，其中，所述溝槽柵極包含第1多晶硅層，具有：埋入部分，其埋入于所述溝槽內；和延伸部，其與所述埋入部分連接并在所述半導體襯底正面上延伸，所述保護二極管包含膜厚比所述第1多晶硅層厚的第2多晶硅層，在所述延伸部上形成有包含所述第2多晶硅層的重疊部。

此外，本發明設為以下那樣的半導體裝置的制造方法。