[發明專利]一種提高芯片測試效率的測試結構

在審

• 申請號: 202010216018.0
• 申請日: 2020-03-25
• 公開（公告）號: CN111413612A
• 公開（公告）日: 2020-07-14
• 發明（設計）人: 張子裕
• 申請（專利權）人: 北京中電華大電子設計有限責任公司
• 主分類號: G01R31/317
• 分類號: G01R31/317;G01R31/3183
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明涉及芯片測試電路設計領域。公開了一種提高芯片測試效率的測試結構。針對現有測試電路一次只能測試一個模塊的不足，提出了一種能同時測試多個模塊的測試結構，且只需要3個測試接腳(Pin)。

技術領域

本發明涉及芯片測試設計領域，具體涉及一種提高芯片測試效率的測試結構。

背景技術

為了確保芯片能正常工作，在芯片制造完成后，必須對芯片進行嚴格的測試。一般的測試方法是將已知的測試信號輸入至芯片內部，然后獲取芯片電路反饋的信號，以此來判斷芯片的功能是否正常。芯片內部的測試電路負責接收并執行外部測試系統發送來的測試向量，然后將測試結果反饋給外部的芯片測試系統。。

然而，在現有的測試電路結構下，芯片測試系統一次只能發送一條測試向量，待測試向量執行完成后，才能繼續執行下一條向量，即一次只能測試一個被測電路。如果想同時測試芯片內部多個電路，勢必需要設置更多的探針，從而造成整體測試成本的提高。

發明內容

針對上述問題，本發明的目的是提供一種芯片測試結構，在不增加接腳(Pin)的情況下，實現對多個被測電路同時測量，以提高芯片測試效率，降低測試成本。

為了達到上述目的，本發明提供了一種提高芯片測試效率的測試結構，包括以下幾部分：

解析分包模塊1：獲取芯片測試系統5發過來的多組測試向量6，解析后將測試向量6發送給對應的控制子模塊3；

復接組包模塊2：接收各個控制子模塊3發過來的測試數據7，完成測試數據7的組裝，然后將組裝好的測試數據7發送給芯片測試系統5；

控制子模塊3：接收并執行解析分包模塊1發來的測試向量6，然后將測試結果組裝成測試數據7發送給復接組包模塊2；

被測電路4：接收控制子模塊3發來的測試控制信號，并向控制子模塊3反饋測試結果；

芯片測試系統5：基于現有技術，包括測試機、探卡等測試設備，向芯片發送多組測試向量6，接收并解析測試數據7。

所述的一種提高芯片測試效率的測試結構，所述的測試向量指用于測試的命令，可以是控制子模塊中寄存器的讀寫命令，也可以是測試命令。

所述的一種提高芯片測試效率的測試結構，所述的測試數據表示測試結果，可以是控制子模塊中寄存器的數據，也可以是表示測試結果的數據。

所述的一種提高芯片測試效率的測試結構，所述的芯片測試系統將N個測試向量通過輸入輸出接口IO、復位接腳RST、時鐘接腳CLK3個接腳(Pin)串行發送給所述的解析分包模塊，解析分包模塊在串行接收測試向量幀的同時進行解析，即收到1個測試向量后并行發送給對應的控制子模塊。所述的控制子模塊接收并執行對應的測試向量，然后將測試數據按順序存入內部FIFO中，并向所述的復接組包模塊提供FIFO非空信號。所述的復接組包模塊檢測到FIFO非空信號有效后，從所有非空的FIFO中依次取出一組測試數據，然后將測試數據通過輸入輸出接口IO、復位接腳RST、時鐘接腳CLK3個接腳(Pin)串行返回給所述的芯片測試系統。所述的芯片測試系統接收所述的復接組包模塊發來的測試數據后，完成測試數據解析、存儲等功能。

本發明的上述技術方案相比現有技術具有以下優點：

(1)可以同時測試芯片內部多個被測電路1，縮短芯片測試時間；

(2)只需要3個接腳(Pin)：IO、復位和時鐘，可以增加同測數，提高測試效率。

附圖說明

圖1是本發明的提高芯片測試效率的測試結構示意圖；

圖2本發明的解析分包模塊的結構示意圖

圖3本發明的控制子模塊的結構示意圖