[發明專利]列解碼器電路

在審

• 申請號: 202010191936.2
• 申請日: 2020-03-18
• 公開（公告）號: CN112037832A
• 公開（公告）日: 2020-12-04
• 發明（設計）人: 范妮·安東尼·喬瑟羅;安迪·旺坤·陳;西瑞姆·迪亞加拉簡;莊耀功;穆尼斯·庫瑪
• 申請（專利權）人: ARM有限公司
• 主分類號: G11C11/418
• 分類號: G11C11/418
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 陳慧

1.一種集成電路，包括：

存儲器電路，具有位單元的陣列和耦接到所述位單元的列的位線；以及

列解碼器電路，經由所述位線耦接到所述位單元，所述列解碼器電路具有耦接到輸出節點的讀取邏輯，所述列解碼器電路具有耦接在電壓源和所述讀取邏輯之間的選擇邏輯，

其中使能信號激活所述選擇邏輯以將所述電壓源傳遞到所述讀取邏輯，并且其中所述位線提供位線信號，所述位線信號激活所述讀取邏輯以將所述電壓源從所述選擇邏輯傳遞到所述輸出節點。

2.根據權利要求1所述的集成電路，其中：

所述位線是讀取位線，并且

所述位線耦接到所述讀取邏輯。

3.根據權利要求1所述的集成電路，其中：

所述選擇邏輯包括選擇晶體管，

所述使能信號包括選擇激活信號，并且

所述選擇激活信號用于激活所述選擇晶體管的柵極，以將所述電壓源傳遞到所述讀取邏輯。

4.根據權利要求1所述的集成電路，其中：

所述讀取邏輯包括讀取晶體管，

所述位線耦接到所述讀取晶體管的柵極，并且

所述位線提供所述位線信號以激活所述讀取晶體管的柵極，從而將所述電壓源從所述選擇邏輯傳遞到所述輸出節點。

5.根據權利要求1所述的集成電路，還包括：

預充電邏輯，耦接在所述電壓源和所述讀取邏輯之間；以及

預充電激活信號，用于激活所述預充電邏輯，以便將所述電壓源傳遞到所述讀取邏輯，

其中，所述電壓源用于用所述讀取邏輯對所述位線預充電。

6.根據權利要求5所述的集成電路，其中：

所述讀取邏輯包括讀取晶體管，

所述預充電邏輯包括預充電晶體管，

所述預充電晶體管耦接在所述電壓源和所述讀取晶體管的柵極之間，

所述預充電激活信號激活所述預充電晶體管的柵極，以便將所述電壓源傳遞到所述讀取晶體管的柵極，并且

所述電壓源在所述讀取晶體管的柵極處對所述位線預充電。

7.根據權利要求1所述的集成電路，還包括：

輸出放電邏輯，耦接到所述輸出節點，

其中，所述讀取邏輯將所述電壓源傳遞到所述輸出節點以激活所述輸出放電邏輯，并且

其中，所述輸出放電邏輯將輸出放電信號傳遞到地。

8.根據權利要求7所述的集成電路，其中：

所述讀取邏輯包括讀取晶體管，

所述輸出放電邏輯包括輸出放電晶體管，

所述輸出節點耦接到所述輸出放電晶體管的柵極，

所述讀取晶體管將所述電壓源傳遞到所述輸出節點以激活所述輸出放電晶體管的柵極，并且

所述輸出放電晶體管在被激活時將所述輸出放電信號傳遞到地。

9.根據權利要求7所述的集成電路，其中，所述輸出放電信號包括全局數據線(GDL)信號。

10.根據權利要求1所述的集成電路，還包括：

輸出電路，具有串聯耦接在一起并且布置在所述輸出節點和地之間的堆疊中的多個晶體管，

其中，所述多個晶體管被所述使能信號或所述位線信號激活。

11.根據權利要求1所述的集成電路，還包括：

字線，耦接到所述位單元的行；以及

字線驅動器電路，經由所述字線耦接到所述位單元。

12.根據權利要求1所述的集成電路，其中：

所述存儲器電路包括多端口存儲器，

所述位線包括全擺幅讀取位線。