[發(fā)明專利]數(shù)據(jù)處理系統(tǒng)、編譯器、處理器的方法和機(jī)器可讀介質(zhì)

有效

• 申請(qǐng)?zhí)枺?/td>: 202010186166.2
• 申請(qǐng)日: 2015-08-28
• 公開(kāi)（公告）號(hào): CN111414197B
• 公開(kāi)（公告）日: 2023-09-01
• 發(fā)明（設(shè)計(jì)）人: 樸柾昱
• 申請(qǐng)（專利權(quán)）人: 想象技術(shù)有限公司
• 主分類號(hào): G06F9/38
• 分類號(hào): G06F9/38
• 代理公司: 北京三友知識(shí)產(chǎn)權(quán)代理有限公司 11127
• 代理人: 呂俊剛;劉久亮

1.一種數(shù)據(jù)處理系統(tǒng)，該數(shù)據(jù)處理系統(tǒng)包括：

第一處理器，所述第一處理器能操作為執(zhí)行被劃分成多個(gè)離散的指令的程序，所述第一處理器包括多個(gè)處理元件，每個(gè)處理元件能夠每個(gè)周期執(zhí)行n個(gè)指令，其中，n大于1；以及

接口，所述接口被構(gòu)造為：

在檢測(cè)到程序創(chuàng)建各自具有不同的指令序列的m個(gè)分支的分支操作時(shí)，模擬包括多個(gè)處理元件的第二處理器，所述第二處理器的每個(gè)處理元件能夠每個(gè)周期執(zhí)行不超過(guò)一個(gè)指令，并且使編譯器編譯來(lái)自每個(gè)分支的指令序列以適合于僅能夠每個(gè)周期執(zhí)行一個(gè)指令的處理元件；并且

將來(lái)自所述分支中的一個(gè)的指令與來(lái)自其它分支中的至少一個(gè)的指令進(jìn)行組合以形成組合的指令，從而使得至少一個(gè)處理元件在單個(gè)周期期間執(zhí)行所組合的指令，其中，m大于1，來(lái)自每一個(gè)分支的指令彼此獨(dú)立。

2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其中，m小于n，或者m和n相等。

3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其中，來(lái)自所述分支中的每一個(gè)的指令被組合，以使得各個(gè)處理元件每個(gè)周期執(zhí)行來(lái)自各個(gè)分支的至少一個(gè)指令。

4.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其中，所述第一處理器被構(gòu)造為使得所述第一處理器的每個(gè)處理元件每個(gè)周期執(zhí)行與其它處理元件相同的指令。

5.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其中，每個(gè)分支的指令序列獨(dú)立于其它分支的指令序列。

6.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其中，每個(gè)指令序列包括依賴于該指令序列中的以前的指令的至少一個(gè)指令以及獨(dú)立于該指令序列中的以前的指令的至少一個(gè)指令。

7.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其中，每個(gè)指令序列包括能夠被并行地執(zhí)行的n個(gè)連續(xù)的指令以及不能夠被并行地執(zhí)行的n個(gè)連續(xù)的指令。

8.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其中，根據(jù)所述程序來(lái)創(chuàng)建所述分支。

9.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，所述數(shù)據(jù)處理系統(tǒng)還包括編譯器，所述編譯器被構(gòu)造為讀取所述程序并且將所述程序編譯成多個(gè)指令。

10.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其中，所述接口被構(gòu)造為生成包括所述第二處理器的參數(shù)的消息，并且將所述消息發(fā)送到所述編譯器。

11.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其中，所述接口包括編譯器，所述編譯器被構(gòu)造為讀取所述程序并且將所述程序編譯成多個(gè)指令。

12.根據(jù)權(quán)利要求9所述的數(shù)據(jù)處理系統(tǒng)，其中，所述第一處理器是GPU，并且所述編譯器被構(gòu)造為從開(kāi)放計(jì)算語(yǔ)言O(shè)penCL代碼生成針對(duì)所述處理元件的指令。

13.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其中，所述第一處理器能夠同時(shí)支持多個(gè)線程。

14.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其中，所述接口還被構(gòu)造為，在攔截與所述第一處理器的容量相關(guān)的查詢時(shí)，響應(yīng)于所述查詢而指示所述第一處理器的所述多個(gè)處理元件中的每一個(gè)處理元件能夠每個(gè)周期執(zhí)行一個(gè)指令。

15.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其中，所述第一處理器包括屏蔽邏輯部件，所述屏蔽邏輯部件被構(gòu)造為在單個(gè)周期期間阻止所述處理元件執(zhí)行所組合的指令中的所述指令中的一個(gè)，并且允許執(zhí)行所組合的指令中的其它指令。