[發(fā)明專利]一種利用氮化硅隔離層生成多階梯狀溝槽晶體管的工藝

有效

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• 申請日: 2020-03-16
• 公開（公告）號: CN111477546B
• 公開（公告）日: 2023-02-07
• 發(fā)明（設計）人: 嚴立巍;陳政勛;李景賢
• 申請（專利權）人: 紹興同芯成集成電路有限公司
• 主分類號: H01L21/3065
• 分類號: H01L21/3065;H01L21/306;H01L21/308;H01L21/336;H01L21/331
• 代理公司: 北京同輝知識產(chǎn)權代理事務所(普通合伙) 11357
• 代理人: 王依

本發(fā)明公開一種利用氮化硅隔離層生成多階梯狀溝槽晶體管的工藝，包括以下步驟：S1、在硅片基板上蝕刻出第一溝槽；S2、將初加工晶體管置于氧化爐管中進行氧化操作，并在第一溝槽的內(nèi)側(cè)壁生成氧化硅保護層；S3、以化學氣相沉積工藝，在第一溝槽的氧化硅保護層上沉積形成氮化硅薄膜層；S4、以含氟氣體進行電漿化處理，形成側(cè)壁；S5、隨后在第一溝槽的底部向下繼續(xù)蝕刻硅片基板的Si層，形成第二溝槽；S6、以O₂電漿工藝，去除位于第一溝槽底部的氮化硅薄膜層，形成雙溝槽結(jié)構。多溝槽設計結(jié)構在同樣封裝體積取得更大的晶體管面積，使得多溝槽的靜態(tài)電流通過以及承載高電壓能力均得以增加，其極大化有效的電晶體面積能夠提升3倍。

技術領域

本發(fā)明屬于晶片生產(chǎn)技術領域，具體涉及一種利用氮化硅隔離層生成多階梯狀溝槽晶體管的工藝。

背景技術

半導體集成電路(IC)工業(yè)經(jīng)歷了迅速的發(fā)展。在IC的發(fā)展過程中，通常增大了功能密度(即每個芯片區(qū)域的互連器件的數(shù)量)，而減小了幾何尺寸(即使用制造工藝可以制造的最小器件或互連線)。IC性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現(xiàn)的。這種按比例縮小的工藝優(yōu)點在于提高了生產(chǎn)效率并且降低了相關費用。同時，這種按比例縮小的工藝也增加了處理和制造IC的復雜性。

現(xiàn)在一般采用MOS-FET and IGBT方法來對晶體管進行開槽，比如MOS-FET andIGBT，目前工藝，只進行完成蝕刻單個淺溝槽。如圖1所示，為現(xiàn)有工藝中生產(chǎn)的單溝槽晶體管，在晶體管材的厚度一定時，而單溝槽晶體管的單溝槽設計寬度是工藝方法所制(現(xiàn)有采用MOS-FET and IGBT方法已經(jīng)是極限寬度)，進而導致在單位面積的單晶硅表面能夠蝕刻的淺溝槽條數(shù)有限。整個單晶硅表面形成的單溝槽壁的有效接觸面積有限，限制了通過單溝槽的靜態(tài)電流通過以及承載高電壓能力，而從而使晶體管材的整體性能較差。

發(fā)明內(nèi)容

針對現(xiàn)有技術的不足，本發(fā)明的目的在于提供一種利用氮化硅隔離層生成多階梯狀溝槽晶體管的工藝，解決了現(xiàn)有技術中單溝槽晶體管的通電能力以及承載高電壓能力有限的技術問題。

本發(fā)明的目的可以通過以下技術方案實現(xiàn)：

一種利用氮化硅隔離層生成多階梯狀溝槽晶體管的工藝，包括以下步驟：

S1、選用硅片基板，并在硅片基板上蝕刻出第一溝槽，形成初加工晶體管，同時清洗去除第一溝槽側(cè)壁的雜質(zhì)；

S2、將初加工晶體管置于氧化爐管中進行氧化操作，以便在第一溝槽的內(nèi)側(cè)壁生成厚度為的氧化硅保護層；

S3、以電漿激發(fā)化學氣相沉積工藝或低壓力化學氣相沉積法，在第一溝槽的氧化硅保護層上沉積形成氮化硅薄膜層；

S4、以含氟氣體進行電漿化處理，并提供偏壓電位，形成側(cè)壁，此時蝕刻停止在氧化硅保護層上；

S5、以第一溝槽側(cè)壁蝕刻出的氮化硅薄膜層作為硬掩模，隨后在第一溝槽的底部以干蝕刻工藝繼續(xù)蝕刻硅片基板的Si層，形成第二溝槽，并清洗去除第二溝槽側(cè)壁的雜質(zhì)；

S6、以磷酸化學液為原料，采用濕法蝕刻工藝，去除位于第一溝槽底部的氮化硅薄膜層，使第一溝槽與第二溝槽形成整體呈雙溝槽結(jié)構；

S7、以第二溝槽為基底，繼續(xù)重復S2-S6操作至少2次，使得多個溝槽依次呈多階梯狀。

進一步的，所述S2中采用的氧化爐管中氧化操作的溫度為900-1050℃。

進一步的，所述S3中所述氮化硅薄膜層與氧化硅保護層的蝕刻比大于10:1。

進一步的，所述S3中采用的化學氣相沉積工藝是在400-800℃溫度下，以SiH₂Cl₂+NH₃為原料進行沉積操作。

進一步的，所述S6中采用的磷酸的濃度50％。