[發明專利]一種基于SRIO協議的SRAM存儲裝置及方法

有效

• 申請號: 202010171971.8
• 申請日: 2020-03-12
• 公開（公告）號: CN111402940B
• 公開（公告）日: 2023-05-30
• 發明（設計）人: 胡孔陽;李泉泉;張磊;章鈺;吳安;馮洋
• 申請（專利權）人: 中國電子科技集團公司第三十八研究所;安徽芯紀元科技有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 合肥市浩智運專利代理事務所(普通合伙) 34124
• 代理人: 丁瑞瑞

本發明公開了一種基于SRIO協議的SRAM存儲裝置及方法，包括SRAM存儲體、SRIO控制器、包轉發邏輯模塊、仲裁邏輯模塊以及流水線邏輯模塊，SRIO控制器包括本地SRIO控制器、上游SRIO控制器和下游SRIO控制器，包轉發邏輯模塊用于依據請求包中的地址選擇本地SRIO控制器或是上游SRIO控制器或是下游SRIO控制器并進轉發請求包，仲裁邏輯模塊用于多個SRIO控制器的請求的訪問控制，流水線邏輯模塊用于SRIO控制器、包轉發邏輯模塊、仲裁邏輯模塊以及SRAM存儲體之間的數據流控制；本發明的優點在于：解決基于DDR的存儲設備的存儲體的容量擴展以及存在刷新時間的問題。

技術領域

本發明涉及數字信號處理器技術領域，更具體涉及一種基于SRIO協議的SRAM存儲裝置及方法。

背景技術

數字信號處理器使用層次化的存儲結構，從上層至下層的一般實現為：通用寄存器，多級Cache結構，主存。主存的一般實現方式為DDR，DDR通常由DDR(Double?Data?Rate，雙倍速率)控制器、DDR?PHY和DDR顆粒構成。對于數字信號處理器而言，使用DDR作為主存的主要問題是存在刷新時間，這是由于DDR顆粒的物理特性所導致的。由于刷新過程的存在，會降低DDR有效帶寬6%~10%，并且導致訪問延時的不固定，這些因素制約了實時性要求嚴格的應用場景。DDR的另一個缺點是其存儲體（DDR顆粒）與控制器為點對點的結構，因此無法進行容量擴展。

中國專利公告開號CN209118265U，公開了一種基于VPX的高速海量Flash存儲模塊，包括VPX光纖交換板、12套VPX存儲功能模塊和VPX總線，VPX光纖交換板為基于VPX總線的12通道光線存儲控制模塊，最多集成12路全雙工6.25Gbps光纖通路接口，可實現將接收的數據通過VPX總線對12套VPX存儲功能模塊進行高速讀寫操作，每套VPX存儲功能模塊的讀寫速率高于250MB/s；每套VPX存儲功能模塊的容量為1T字節，12套VPX存儲功能模塊供提供12T字節以上容量，實現了存儲容量大于12TB，存儲速度最高高于3GB/s的存儲設備，既具有高的存取速度，也具有體積小重量輕方便攜帶的優點。雖然其基于SRIO協議進行數據傳輸，但其不是基于DDR的存儲設備，不能解決基于DDR的存儲設備存在刷新時間以及無法進行容量擴展問題。

發明內容

本發明所要解決的技術問題在于現有技術基于DDR的存儲設備的存儲體無法進行容量擴展以及存在刷新時間的問題。

本發明通過以下技術手段實現解決上述技術問題的：一種基于SRIO協議的SRAM存儲裝置，包括SRAM存儲體、SRIO控制器、包轉發邏輯模塊、仲裁邏輯模塊以及流水線邏輯模塊，SRIO控制器包括本地SRIO控制器、上游SRIO控制器和下游SRIO控制器，所述包轉發邏輯模塊用于依據請求包中的地址選擇本地SRIO控制器或是上游SRIO控制器或是下游SRIO控制器并進轉發請求包，所述仲裁邏輯模塊用于多個SRIO控制器的請求的訪問控制，所述流水線邏輯模塊用于SRIO控制器、包轉發邏輯模塊、仲裁邏輯模塊以及SRAM存儲體之間的數據流控制。

本發明借助SRIO控制器協議可擴展、延時固定和安全可靠的一系列優點，與SRAM存儲體不需要刷新的特點相結合，解決傳統DDR存在刷新時間的問題，包轉發邏輯模塊接收來自SRIO控制器的請求包，請求包內包括準備訪問的目標SRAM地址，依據該地址及級聯擴展拓撲的對應關系，選擇正確的SRIO控制器轉發請求包，解決SRAM存儲體容量擴展的問題。

優選的，所述SRAM存儲體為4Gbits或2Gbits或1Gbits?SRAM。

優選的，所述SRAM存儲裝置通過SRIO控制器級聯擴展，一個SRAM存儲裝置的上游SRIO控制器與另一個SRAM存儲裝置的下游SRIO控制器通過接口相連。

優選的，所述SRAM存儲裝置通過SRIO控制器級聯擴展的擴展容量受限于SRIO協議所定義的地址位寬，總容量大于等于128Gbits。