[發明專利]使用電流模式邏輯的PVT魯棒性MOD 3分頻器

在審

• 申請號: 202010164223.7
• 申請日: 2020-03-11
• 公開（公告）號: CN111800125A
• 公開（公告）日: 2020-10-20
• 發明（設計）人: T·海勒;J·沃諾博伊
• 申請（專利權）人: 半導體元件工業有限責任公司
• 主分類號: H03K21/02
• 分類號: H03K21/02;H03K21/10;H03L7/18
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 張小穩

1.一種在半導體襯底上的集成電路，所述集成電路的特征在于，其包括數字鎖存器，所述數字鎖存器包括：

差分晶體管對，該差分晶體管對是跟蹤對，該差分晶體管對電容耦合到差分輸入信號以當時鐘信號生效時引起在輸出節點之間的差分輸出電壓來跟蹤所述差分輸入信號；

交叉耦合晶體管對，該交叉耦合晶體管對是鎖存對，該交叉耦合晶體管對耦合到所述輸出節點以當所述時鐘信號解除生效時鎖存所述差分輸出電壓；

差分晶體管對，該差分晶體管對是時鐘對，該差分晶體管對響應于所述時鐘信號，引導在所述跟蹤對的共享發射極節點與所述鎖存對的共享發射極節點之間的偏置電流；和

偏置晶體管的匹配組，所述偏置晶體管各自具有基極，所述基極由相應的基極電阻耦合到共享偏置電壓節點，所述匹配組包括：

第一偏置晶體管，所述第一偏置晶體管確定所述時鐘對的所述偏置電流；和

第二偏置晶體管，所述第二偏置晶體管通過負載電阻發出或吸收相等偏置電流以確定在基準電壓節點上的基準電壓，

所述基準電壓節點由與所述基極電阻中的每個成比例的偏置電阻耦合到所述跟蹤對中的每個晶體管的基極以提供偏置電壓。

2.根據權利要求1所述的集成電路，其特征在于，在所述共享偏置電壓節點上的電壓由帶隙電壓基準確定。

3.根據權利要求1所述的集成電路，其特征在于，所述輸出節點中的每個由等于所述負載電阻的上拉電阻耦合到電源電壓。

4.根據權利要求1所述的集成電路，其特征在于，所述數字鎖存器還包括第一對發射極跟隨器配置的晶體管，所述第一對發射極跟隨器配置的晶體管放大所述時鐘信號以驅動所述時鐘對中的晶體管的柵極，所述發射極跟隨器配置的晶體管由所述匹配組中的相應偏置晶體管偏置。

5.根據權利要求4所述的集成電路，其特征在于，所述數字鎖存器還包括第二對發射極跟隨器配置的晶體管，所述第二對發射極跟隨器配置的晶體管緩沖所述差分輸出電壓以進行輸出，所述第二對中的發射極跟隨器配置的晶體管各自由所述匹配組中的相應偏置晶體管偏置。

6.根據權利要求1所述的集成電路，其特征在于，所述時鐘對中的晶體管中的至少一個以三阱架構實施，并且其中所述集成電路還包括扼流電阻器，所述扼流電阻器反向偏置所述三阱架構中的隔離阱。

7.根據權利要求1至6中任一項所述的集成電路，其特征在于，其還包括：

第一主鎖存器，所述第一主鎖存器耦合以向所述數字鎖存器提供所述差分輸入信號來實施第一觸發器；和

第二觸發器，所述第二觸發器包括：

第二主鎖存器；和

從鎖存器，所述從鎖存器電容耦合以從所述第二主鎖存器接收輸出并耦合以向所述第一主鎖存器提供電容耦合的差分輸入信號。

8.根據權利要求7所述的集成電路，其特征在于，所述第二主鎖存器電容耦合以從所述數字鎖存器接收第一輸出信號并電容耦合以從所述從鎖存器接收第二輸出信號，并且其中所述第二主鎖存器產生第三輸出信號，所述第三輸出信號是所述第一輸出信號和所述第二輸出信號的邏輯或非。