[發明專利]一種降低開關損耗的半導體結構及制造方法

在審

• 申請號: 202010163280.3
• 申請日: 2020-03-10
• 公開（公告）號: CN111180521A
• 公開（公告）日: 2020-05-19
• 發明（設計）人: 朱袁正;楊卓;周錦程
• 申請（專利權）人: 無錫新潔能股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336
• 代理公司: 無錫市大為專利商標事務所(普通合伙) 32104
• 代理人: 曹祖良

本發明涉及一種降低開關損耗的半導體結構及制造方法。包括從下至上依次層疊設置的漏極、第一導電類型襯底和第一導電類型外延層；第一導電類型外延層中形成多個第二導電類型體區，多個第二導電類型體區間隔分布；第二導電類型體區中重摻雜形成第一導電類型第二源區，在所述第一導電類型第二源區一側的第二導電類型體區中重摻雜形成第一導電類型第一源區；在相鄰的第一導電類型第一源區和第一導電類型第二源區之間設有控制柵結構；在第一導電類型第二源區遠離第一導電類型第一源區的一側設有虛柵結構；在降低開關損耗的半導體結構上表面沉積絕緣介質層；在第一導電類型第一源區的中部位置處，從絕緣介質層的上表面向下開設形成連接孔，連接孔向下延伸至第一導電類型第一源區中。

技術領域

本發明涉及一種半導體器件及其制造方法，尤其是一種降低開關損耗的半導體結構及制造方法。

背景技術

眾所周知，MOS器件產品在應用中，器件本身的功率損耗由導通損耗及開關損耗兩部分組成，而在高壓高頻的工作環境中，功率損耗主要為開關損耗，開關損耗主要由器件寄生電容決定。

常規設計上，為了降低器件在高壓高頻工作環境中的開關損耗，即降低器件寄生電容，會導致器件特征導通電阻Rsp增大，即導通損耗增大；

如圖12所示，以現有的N型超結平面柵MOS器件為例，控制柵下方為柵氧化層，現有結構控制柵的寬度較寬，且與第一源區、第二導電類型體區的交疊區域較寬，此交疊區域分別形成了MOS器件輸入電容Ciss的CgsN+、CgsP，導電多晶硅與P型體區05交疊區域為導電溝道，導電溝道是器件輸入電容Ciss的重要組成部分，Ciss=Cgs+Cgd，當交疊區域較寬時，會導致產品的輸入電容變大，進而Qg也會變大，進而會導致器件的開關損耗變大，影響產品的品質因數。

發明內容

發明的目的是克服現有技術中存在的柵極電荷過大，器件開關損耗過大的問題，提供一種降低開關損耗的半導體結構及其制造方法，該器件制造方法與現有半導體工藝兼容。

為實現以上技術目的，本發明的技術方案是：作為本發明的第一方面，提供一種降低開關損耗的半導體結構，其特征在于，包括從下至上依次層疊設置的漏極、第一導電類型襯底和第一導電類型外延層；

所述第一導電類型外延層中形成多個第二導電類型體區，多個所述第二導電類型體區間隔分布，每個所述第二導電類型體區從所述第一導電類型外延層的上表面向下延伸；所述第二導電類型體區中重摻雜形成第一導電類型第二源區，在所述第一導電類型第二源區一側的第二導電類型體區中重摻雜形成第一導電類型第一源區；

在相鄰的所述第一導電類型第一源區和第一導電類型第二源區之間設有控制柵結構；在所述第一導電類型第二源區遠離所述第一導電類型第一源區的一側設有虛柵結構；

在所述降低開關損耗的半導體結構上表面沉積絕緣介質層；在所述第一導電類型第一源區的中部位置處，從所述絕緣介質層的上表面向下開設形成連接孔，所述連接孔向下延伸至所述第一導電類型第一源區中，最后進入所述第二導電類型體區內；

在所述連接孔中填充金屬，所述金屬還覆蓋在絕緣介質層的表面形成源極金屬層。

可選的，所述對于N型功率半導體器件，所述第一導電類型為N型導電，所述第二導電類型為P型導電；對于P型功率半導體器件，所述第一導電類型為P型導電，所述第二導電類型為N型導電。

可選的，所述控制柵結構和虛柵結構均為平面柵結構；

所述控制柵結構的柵氧層，設于所述第一導電類型第一源區和第一導電類型第二源區之間的所述第二導電類型體區的上表面處；所述控制柵結構的柵極導電多晶硅設于所述控制柵結構的柵氧層上；

所述虛柵結構的柵氧層設于所述第一導電類型第二源區遠離第一導電類型第一源區的一側表面上；所述虛柵結構的柵極導電多晶硅設于所述虛柵結構的柵氧層上。