[發明專利]深溝槽隔離結構的制備方法及半導體器件

有效

• 申請號: 202010156436.5
• 申請日: 2020-03-09
• 公開（公告）號: CN111354677B
• 公開（公告）日: 2023-10-20
• 發明（設計）人: 許昭昭
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L29/06;H01L29/78
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 黎偉

本申請公開了一種深溝槽隔離結構的制備方法及半導體器件，該器件包括深溝槽隔離結構。本申請通過在LDMOS器件的制備過程中，在深溝槽隔離結構對應的第一溝槽刻蝕形成后，對第一溝槽進行磷離子注入，在第一溝槽的側壁和底部形成N型重摻雜層，該N型重摻雜層可將與其接觸的N型埋區引出，因此不需要在形成深N型阱時耗費較長的時間進行高溫熱推進使深N型阱擴散與N型埋層接觸以便于引出，從而降低了高溫熱推進的處理時間，降低了制造成本；同時，由于高溫熱推進時間縮短，因此阻止了N型埋層向上的進一步擴散，增加了器件縱向結構中的耐壓長度，提高了縱向耐壓。

技術領域

本申請涉及半導體制造技術領域，具體涉及一種深溝槽隔離(Deep TrenchIsolation，DTI)結構的制備方法及半導體器件。

背景技術

隨著橫向雙擴散金屬氧化物半導體(Lateral Double-diffused Metal-OxideSemiconductor，LDMOS)器件的應用電壓的不斷提高，對高壓器件和低壓器件之間的隔離結構的耐壓能力也提出了更高的要求。PN結(Positive Negative Junction)的隔離結構被廣泛應用在低壓段BCD(Bipolar-CMOS-DMOS)工藝中，但是PN結隔離結構的尺寸隨著耐壓升高急劇增加，且PN結隔離的漏電也隨之升高。因此，為了減小隔離結構的尺寸并減小漏電效應，深溝槽隔離結構逐漸地被應用到中-高壓BCD工藝中。對比于PN結隔離，深溝槽隔離結構的最大優勢是尺寸較小。

參考圖1，其示出了相關技術中提供的包含深溝槽隔離結構的器件的剖面示意圖，如圖1所示，相關技術提供的器件中，N型埋層(Negative-type Buried Layer，NBL)106的引出是通過在P型外延層表面進行大能量的磷離子注入，磷離子注入后，通過長時間的高溫熱過程推進(Drive-in)，使得磷離子注入往下，同時N型埋層106往上擴散，形成圖1中所示的深N型阱(Deep Negative-type Well，DNW)105和N型埋層106，引出N型埋層106至電極。

隨著LDMOS器件的應用電壓的不斷升高，P型外延層的厚度也需要不斷增厚，為使深N型阱105和N型埋層106充分接觸，在磷離子注入能量被限定的情況下，需要不斷增加高溫熱推進的時間，因此導致制造成本增加；此外，增加熱過程的時間會導致N型埋層106向上擴散，降低了深溝槽隔離結構的縱向擊穿電壓。

發明內容

本申請提供了一種深溝槽隔離結構的制備方法及深溝槽隔離結構，可以解決相關技術中提供的深溝槽隔離結構的由于在制備過程中高溫熱推進時間較長所導致的制造成本較高的問題。

一方面，本申請實施例提供了一種深溝槽隔離結構的制備方法，所述方法應用于LDMOS器件的制造工藝中，所述方法包括：

提供一P(Positive)型襯底，沿所述P型襯底剖面長度方向依次包括第一區域、第二區域、第三區域和第四區域，所述第二區域和所述第三區域的P型襯底中形成有N型埋層，所述P型襯底上形成有P型外延層，所述第二區域和所述第三區域的P型外延層中形成有深N型阱，所述P型外延層上依次形成有第一硅氧化物層和硬掩模層，每個區域的P型外延層中形成有隔離介質層，所述硬掩模層上形成有第二硅氧化物層，所述深N型阱與所述N型埋層不接觸；

刻蝕形成第一溝槽，使所述第一溝槽底部的P型襯底暴露，以所述第二硅氧化物層為屏蔽層對所述第一溝槽進行磷離子注入，在所述第一溝槽的側壁和底部形成N型重摻雜層，所述第二區域和所述第三區域的N型重摻雜層與所述N型埋層和所述深N型阱接觸；

在所述第一溝槽的側壁和底部形成多晶硅層；

對所述多晶硅層進行熱氧化處理，使所述多晶硅層轉化為硅氧化物，對所述硅氧化物進行刻蝕，使所述第一溝槽底部的P型襯底暴露；