[發(fā)明專利]一種基于二維半導(dǎo)體薄膜的多層堆疊電路及其制備方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202010154717.7
• 申請(qǐng)日: 2020-03-08
• 公開（公告）號(hào): CN111446243A
• 公開（公告）日: 2020-07-24
• 發(fā)明（設(shè)計(jì)）人: 陸葉;包文中;郭曉嬌
• 申請(qǐng)（專利權(quán)）人: 復(fù)旦大學(xué)
• 主分類號(hào): H01L27/06
• 分類號(hào): H01L27/06;H01L27/13;H01L21/822;H01L21/84;H01L21/86
• 代理公司: 上海正旦專利代理有限公司 31200
• 代理人: 陸飛;陸尤

本發(fā)明屬于半導(dǎo)體器件技術(shù)領(lǐng)域，具體為一種基于二維半導(dǎo)體薄膜的多層堆疊電路及其制備方法。本發(fā)明多層堆疊電路由有源器件、無源器件以襯底為基礎(chǔ)堆疊而成，每一疊層至少有1個(gè)有源器件，各疊層間由絕緣層隔開，由通孔連接線連接；器件以二維半導(dǎo)體薄膜為基礎(chǔ)制備得到；該多層堆疊電路可實(shí)現(xiàn)與非門、或非門、反相器、傳輸門等多種邏輯或者模擬電路；有源器件主要為場(chǎng)效應(yīng)晶體管。制備方法包括：器件襯底的準(zhǔn)備；二維半導(dǎo)體材料及其各場(chǎng)效應(yīng)晶體管、無源器件的制備；各層間隔層及通孔連接線制備。本發(fā)明工藝簡(jiǎn)單、成本低廉，得到的電路器件具有多功能集成、互連縮短、集成度高、噪聲低等優(yōu)勢(shì)，可推進(jìn)二維半導(dǎo)體薄膜材料在集成電路產(chǎn)業(yè)中的應(yīng)用。

技術(shù)領(lǐng)域

本發(fā)明屬于半導(dǎo)體器件技術(shù)領(lǐng)域，具體涉及一種基于二維半導(dǎo)體薄膜的多層堆疊電路及其制備方法。

背景技術(shù)

隨著集成電路產(chǎn)業(yè)的不斷發(fā)展，器件的縮小致使延續(xù)摩爾定律越來越困難，為此，半導(dǎo)體行業(yè)研究人員在探索新的材料來代替?zhèn)鹘y(tǒng)的鍺硅材料，并且也在不斷探索各類結(jié)構(gòu)來代替普通的單一平面集成電路結(jié)構(gòu)，如三維堆疊結(jié)構(gòu)（兩層及其以上晶體管堆疊）來替換平面結(jié)構(gòu)，以及用埋柵、多柵晶體管替換普通單柵晶體管等等。

新型二維半導(dǎo)體薄膜材料由于其能帶隨厚度可控性、遷移率較高等優(yōu)勢(shì)，目前已基于MOS、互補(bǔ)型金屬氧化物半導(dǎo)體（CMOS）制備各種多功能邏輯電路及其其他電路，如黑磷P-N結(jié)二極管和黑磷基邏輯反相器（Field‐Induced n‐Doping of Black Phosphorus forCMOS Compatible 2D Logic Electronics with High Electron Mobility. Y.Xu,J.Yuan, K.Zhang,Advanced Functional Materials2017, 27(38), 1702211）；MoS₂薄膜單層晶體管的邏輯電路及半加器（Solution-Processable 2D Semiconductors forHighPerformance Large-area Electronics,Z.Lin , Y.Liu , U.Halim, Nat.2018, 562(7726), 254-258）等。為使二維半導(dǎo)體薄膜材料實(shí)現(xiàn)傳統(tǒng)鍺硅的復(fù)雜MOS結(jié)構(gòu)集成，從而提高電路的集成度，大量研究致力于開發(fā)二維半導(dǎo)體薄膜材料的三維結(jié)構(gòu)邏輯電路，如TMD（WSe₂、MoS₂）實(shí)現(xiàn)了三維結(jié)構(gòu)的2層（每層2個(gè)晶體管）CMOS多功能邏輯及加法器電路（Monolithic 3D CMOS Using Layered Semiconductors, A.B. Sachid , M.Tosun, S.B. Desai , Adv. Mater. 2016, 28, 2547–2554）；利用低溫?zé)嵴翦兎ㄖ苽淞藛钨|(zhì)Te薄膜，并實(shí)現(xiàn)了二層晶體管堆疊的三維MOS多功能邏輯功能電路、加法器及2比特乘法器等（Evaporated Tellurium Thin Films for P-type Field-Effect Transistors andCircuits,C. S. Zhao, C. l. Tan, D. H. Lien, Nat. Nanotech.2020, 15(1), 53-58）。

為了進(jìn)一步的實(shí)現(xiàn)摩爾定律所要求的半導(dǎo)體芯片的尺縮，器件的多層堆疊是未來集成電路設(shè)計(jì)的趨勢(shì)之一。到目前為止，還沒有基于新型二維半導(dǎo)體薄膜材料制備出層數(shù)大于二層的三維堆疊晶體管電路，也未在多層堆積晶體管的基礎(chǔ)上實(shí)現(xiàn)每層多個(gè)晶體管的電路。

發(fā)明內(nèi)容

本發(fā)明的目的在于提出一種可實(shí)現(xiàn)多種邏輯功能，且制備簡(jiǎn)單、成本低廉的基于二維半導(dǎo)體薄膜的多層堆疊電路及其制備方法，以克服現(xiàn)有新型二維半導(dǎo)體薄膜的堆疊電路存在的不足。