[發明專利]一種鎖相環控制電路及鎖相控制方法

在審

• 申請號: 202010150397.8
• 申請日: 2020-03-06
• 公開（公告）號: CN113364455A
• 公開（公告）日: 2021-09-07
• 發明（設計）人: 熊江
• 申請（專利權）人: 炬芯科技股份有限公司
• 主分類號: H03L7/18
• 分類號: H03L7/18
• 代理公司: 北京同達信恒知識產權代理有限公司 11291
• 代理人: 楊曉萍

本發明實施例提供一種鎖相環控制電路及鎖相控制方法，用以防止鎖相環模塊輸出的時鐘異常，提高運行效能，節省功耗。所述電路包括：鎖相環模塊、切換模塊和鎖定檢測模塊，鎖相環模塊包括依次連接的鑒相器、低通濾波器、壓控振蕩器及環路分頻器，壓控振蕩器包括第一振蕩器和第二振蕩器；鎖定檢測模塊，與切換模塊、壓控振蕩器和環路分頻器分別連接，用于檢測壓控振蕩器的鎖定狀態，并根據鎖定狀態調節壓控振蕩器的狀態，以及根據鎖定狀態向切換模塊發送選擇信號；切換模塊，與壓控振蕩器連接，用于根據鎖定檢測模塊輸出的選擇信號，在第一振蕩器的輸出信號和第二振蕩器的輸出信號中選擇信號輸出。

技術領域

本發明涉及集成電路設計領域，尤其涉及一種鎖相環控制電路及鎖相控制方法。

背景技術

鎖相環(Phase-Locked Loop，PLL)是一種反饋控制電路，它利用外部輸入的參考信號控制環路內部振蕩信號的頻率和相位。在處理電子信號的過程中，因鎖相環可以實現輸出信號頻率對輸入信號頻率的自動跟蹤，所以鎖相環通常廣泛應用于閉環跟蹤電路。在時鐘領域，時鐘鎖相環被廣泛應用于時鐘的生成。

時鐘鎖相環通常由以下幾個部分組成：鑒相器(Phase Detector,PD)、低通濾波器(Low-pass filter,LPF)、壓控振蕩器(voltage-controlled oscillator,VCO)和環路分頻器(Loop Dividers,LPDIV)?，F有技術中，通常在PLL的輸出端級聯一個后分頻器PSTDIV，可以使得時鐘輸出范圍更為大，或者是大幅度減小壓控振蕩器VCO的工作范圍，從而降低設計難度，提高可靠性。雖然級聯的后分頻器本質上不屬于PLL，但是由于其對后級系統所接收到的時鐘影響較大，作為源頭通常可以把它視為時鐘鎖相環的一部分對待。

鑒相器PD，是一個完成相位比較的單元，其作用是比較輸入信號Fin和反饋信號Fback之間的相位差，它的輸出平均值，如電壓正比于兩個輸入信號之相位差。低通濾波器LPF，是一個有源或無源低通濾波器，其作用是濾除鑒相器輸出電壓中的高頻分量，其中包括混頻及其他的高頻噪聲，起到平滑濾波的作用，最終輸出控制信號Vc，LPF通常由電阻、電容或電感等組成，有時也包含運算放大器。壓控振蕩器VCO，是一個振蕩頻率受控制電壓Vc控制的振蕩器，其振蕩頻率與控制電壓之間成單調關系，VCO根據控制信號Vc輸出對應的振蕩頻率Fosc。

如圖1所示，在圖1示出的鎖相環結構中，環路分頻器LPDIV，它決定了輸入和輸出時鐘的倍率，其倍率可以是整數也可以是小數，輸入和輸出時鐘的關系可以用式1來表示,且對于普通的PLL，輸出頻率Fout就是振蕩器頻率Fosc，其中，N(LPDIV)為LPDIV的分頻系數:

Fosc＝N(LPDIV)·Fin 式1

通常來說，PLL時鐘鎖定后，由于反饋時鐘與輸入時鐘的相位差穩定，因此能夠輸出穩定的時鐘。當我們要改變PLL的輸出頻率Fout時，只需改變分頻器對應的系數。

但是對于帶有后分頻器的PLL，如圖2所示，其后分頻器(Postscaler Dividers,PSTDIV將對Fosc進行分頻調整，分頻調整系數可以是整數或小數，最終時鐘輸出Fout可以由式2來表示，其中，N(LPDIV)為LPDIV的分頻系數，N(PSTDIV)為PSTDIV的分頻系數:

Fout＝[N(LPDIV)/N(PSTDIV)]·Fin 式2