[發明專利]半導體裝置及其制造方法

有效

• 申請號: 202010147590.6
• 申請日: 2020-03-05
• 公開（公告）號: CN111668296B
• 公開（公告）日: 2023-06-27
• 發明（設計）人: 西井潤彌;木村友
• 申請（專利權）人: 豐田合成株式會社
• 主分類號: H01L29/423
• 分類號: H01L29/423;H01L29/78;H01L21/28;H01L21/336
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 高巖;楊林森

本發明公開了半導體裝置及其制造方法。本發明提供了一種抑制了溝槽的角處的電流集中的III族氮化物半導體裝置。半導體裝置具有其中正六邊形元胞以蜂窩狀圖案布置的圖案。半導體層被溝槽劃分為正六邊形圖案。凹部具有包含在被溝槽劃分的半導體層的正六邊形圖案中的小的正六邊形圖案，其中該小的正六邊形圖案是通過以相同中心縮小半導體層的正六邊形而獲得的。此外，凹部的正六邊形圖案相對于半導體層的正六邊形旋轉30°。p型層的在溝槽的角附近的Mg活化率低于p型層的在溝槽的側壁附近的其他區域中的Mg活化率。

技術領域

本發明涉及III族氮化物半導體裝置及其制造方法。

背景技術

專利文獻1公開了在III族氮化物半導體溝槽柵型FET中，在p型層與溝槽的側壁之間形成了Mg濃度低于p型層的Mg濃度的p型區域。這樣的結構使得能夠減小導通電壓，從而減小溝道電阻。

專利文獻2公開了具有平面圖案的溝槽柵型FET，在該平面圖案中，元胞(unitcell)是正六邊形并且這些元胞以蜂窩狀圖案布置。該專利文獻還公開了一種凹部結構，在該凹部結構中通過去除在p型層上形成的n型層的一部分而形成用于暴露p型層的凹槽(凹部)，并且形成有與p型層接觸的電極。該凹部具有通過縮小元胞的正六邊形而獲得的正六邊形圖案。

當半導體裝置的元胞具有正六邊形圖案時，通常凹部也具有正六邊形圖案(例如，專利文獻3)。在設計具有凹部結構的半導體裝置時，凹部圖案通常是最小的可制造圖案。

通過對GaN進行干法蝕刻來形成凹部，并且通過光刻法來形成在干法蝕刻中使用的干法蝕刻掩模。然而，凹部圖案小并且因此由于光刻分辨率的限制而不能精確地再現，從而導致圓形的角。

因此，常規上，預先通過OPC(光學鄰近校正)對用于光刻的掩模圖案進行校正。

專利文獻1：日本公開特許公報(特開)第2018-125441號

專利文獻2：日本公開特許公報(特開)第2009-117820號

專利文獻3：日本公開特許公報(特開)第2015-159138號

然而，在專利文獻1中公開的結構的形成需要半導體層的再生長或離子注入，并且因此該過程復雜。還有一個問題是，當在圍繞溝槽側壁的低濃度p型區域中空穴濃度的面分布恒定時，電流在溝槽的角處集中。

為了確定通過OPC校正的掩模圖案，需要重復過程模擬或檢查。每次修訂裝置設計時，都必須重復此操作。因此，期望提供用于更容易地形成具有小圖案的凹槽例如凹部的方法。

發明內容

鑒于前述內容，本發明的一個目的是提供一種抑制溝槽的角處的電流集中的III族氮化物半導體裝置。本發明的另一目的是提供一種用于制造半導體裝置的方法，其中通過該方法可以在III族氮化物半導體層上形成具有小圖案的凹部。

在本發明的一方面，提供了一種半導體裝置，其包括：

III族氮化物半導體層，其具有第一n型層、形成在該第一n型層上的p型層以及形成在該p型層上的第二n型層；

溝槽，其具有從第二n型層的表面到達第一n型層的深度，并且將半導體層劃分為元胞以具有預定的平面圖案；以及

凹部，其具有從第二n型層的表面到達p型層的深度，

其中，凹部的平面圖案是包含在半導體層的平面圖案中的正多邊形，該正多邊形的邊與半導體層的平面圖案的邊不平行，當將平面圖中從溝槽的角到凹部的最短距離定義為a并且將從溝槽的邊到凹部的最短距離定義為b時，ab，并且p型層的在溝槽的角附近的Mg活化率低于p型層的在溝槽的側壁附近的其他區域中的Mg活化率。