[發明專利]具有柵極插塞或接觸部插塞的自對準柵極端蓋（SAGE）架構

在審

• 申請號: 202010146768.5
• 申請日: 2020-03-05
• 公開（公告）號: CN111668188A
• 公開（公告）日: 2020-09-15
• 發明（設計）人: S·蘇布拉瑪尼安;W·M·哈菲茲
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L23/538
• 分類號: H01L23/538;H01L29/423;H01L29/78
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 劉炳勝

描述了具有柵極插塞或接觸部插塞的自對準柵極端蓋(SAGE)架構以及制造具有柵極插塞或接觸部插塞的SAGE架構的方法。在示例中，一種集成電路結構包括第一半導體鰭狀物上方的第一柵極結構。第二柵極結構在第二半導體鰭狀物上方。柵極端蓋隔離結構在第一和第二半導體鰭狀物之間，并且橫向地處于第一和第二柵極結構之間并與第一和第二柵極結構接觸。柵極插塞在柵極端蓋隔離結構上方，并且橫向地處于第一柵極結構和第二柵極結構之間。晶體金屬氧化物材料橫向地處于柵極插塞和第一柵極結構之間并與柵極插塞和第一柵極結構接觸，并且橫向地處于柵極插塞和第二柵極結構之間并與柵極插塞和第二柵極結構接觸。

技術領域

本公開的實施例屬于集成電路結構和處理的領域，并且尤其是具有柵極插塞或接觸部插塞的自對準柵極端蓋(SAGE)架構以及制造具有柵極插塞或接觸部插塞的SAGE架構的方法。

背景技術

過去幾十年來，集成電路中特征的縮放已經成為了持續增長的半導體工業背后的驅動力。縮放到越來越小的特征能夠在半導體芯片的有限芯片面積上實現增大密度的功能單元。例如，縮小晶體管大小允許在芯片上結合增多的數量的存儲器或邏輯器件，導致制造出具有增大容量的產品。但是，不斷追求更高的容量并非不存在問題。優化每個器件的性能的必要性變得越來越重要。

在集成電路器件的制作中，隨著器件尺寸繼續縮小，諸如三柵極晶體管的多柵極晶體管已經變得更加普遍。在常規工藝中，三柵極晶體管通常是在體硅襯底或絕緣體上硅襯底上制造的。在一些實例中，體硅襯底是優選的，因為它們的成本更低，并且因為它們能夠實現較不復雜的三柵極制造工藝。

然而，縮放多柵極晶體管并非沒有后果。隨著微電子電路的這些功能構建塊的尺寸減小并隨著給定區域中制造的功能構建塊的絕對數量增大，對用于對這些構建塊進行圖案化的光刻工藝的約束已經變得勢不可擋。具體而言，在半導體堆疊體中圖案化出的特征的最小尺寸(臨界尺寸)和這樣的特征之間的間隔之間可能存在折衷。此外，對在有源器件間包括無源特征的約束已經增大。

附圖說明

圖1示出了包括自對準柵極端蓋(SAGE)架構的集成電路結構的截面圖。

圖2示出了根據本公開實施例的包括具有柵極插塞的自對準柵極端蓋 (SAGE)架構的集成電路結構的截面圖。

圖3A-圖3I示出了表示根據本公開實施例的制造包括具有柵極插塞的自對準柵極端蓋(SAGE)架構的集成電路結構的方法中的各操作的截面圖。

圖4示出了包括適應端到端間隔的基于鰭狀物的集成電路結構的布局的平面圖。

圖5A-圖5D示出了常規finFET或三柵極工藝制造方案中的重要工藝操作的截面圖。

圖6A-圖6D示出了根據本公開實施例的用于finFET或三柵極器件的自對準柵極端蓋(SAGE)工藝制造方案中的重要工藝操作的截面圖。

圖7示出了根據本公開一種實施方式的計算裝置。

圖8示出了包括根據本公開的一個或多個實施例的內插器。

圖9是根據本公開實施例的移動計算平臺的等距視圖，該移動計算平臺采用根據本文描述的一種或多種工藝制造的IC或包括本文描述的一個或多個特征。

圖10示出了根據本公開實施例的倒裝芯片式安裝的管芯的截面圖。

具體實施方式