[發明專利]重度摻雜掩埋層以減少MOSFET截止電容

有效

• 申請號: 202010145536.8
• 申請日: 2020-03-05
• 公開（公告）號: CN111668288B
• 公開（公告）日: 2023-08-04
• 發明（設計）人: 武鵬飛;F·J·斯泰格沃德;S·L·費恩特
• 申請（專利權）人: 美國亞德諾半導體公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/78;H01L21/336
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 張丹

1.一種用于操作金屬氧化物半導體場效應晶體管MOSFET的電路，所述電路包括：

所述MOSFET，包括：

第一導電類型的源極區和漏極區；

第二導電類型的主體區域，所述主體區域位于所述源極區和所述漏極區的至少一部分下方；和

所述第一導電類型的掩埋區，所述掩埋區設置在所述主體區域和基板之間，所述掩埋區被配置有摻雜劑濃度或在距離所述源極區和漏極區一定距離處，以響應于施加到所述主體區域的反向偏置電壓通過耗盡與所述漏極或源極區相鄰的主體區域來減小所述源極區和所述漏極區之間的電容；以及

子電路，耦合到所述主體區域以在所述MOSFET關斷時將所述反向偏置電壓選擇性地施加到所述主體區域并且在所述MOSFET接通時選擇性地移除所述反向偏置電壓。

2.根據權利要求1所述的電路，其中為了減小所述源極區和所述漏極區之間的電容，所述掩埋區被配置為響應于在所述主體區域和所述掩埋區之間施加的反向偏置電壓來耗盡所述主體區域在所述源極區和所述漏極區下方的區域。

3.根據權利要求1所述的電路，其中當所述MOSFET關斷時，所有反向偏置電壓被配置為反向偏置在所述主體區域和所述掩埋區之間的界面處形成的結。

4.根據權利要求1所述的電路，其中：

所述主體區域包括p型摻雜材料，并且所述掩埋區包括n型摻雜材料，或者

所述主體區域包括n型摻雜材料，并且所述掩埋區包括p型摻雜材料。

5.根據權利要求1所述的電路，其中所述主體區域的摻雜劑濃度比所述基板的摻雜劑濃度高5至100倍。

6.根據權利要求1所述的電路，其中所述基板還包括雙極結型晶體管。

7.根據權利要求1所述的電路，其中所述掩埋區的摻雜水平高于所述主體區域的摻雜水平。

8.根據權利要求1所述的電路，還包括：

與所述主體區域耦合的第一端子；和

與所述掩埋區耦合的第二端子。

9.根據權利要求1所述的電路，其中所述掩埋區固定地耦合到地電壓。

10.根據權利要求1所述的電路，其中所述子電路將地電壓和所述反向偏置電壓選擇性地耦合到所述主體區域。

11.一種操作包括金屬氧化物半導體場效應晶體管MOSFET的電路以減小MOSFET的截止電容的方法，該方法包括：

獲得MOSFET，所述MOSFET包括：

第一導電類型的源極區和漏極區；

第二導電類型的主體區域，所述主體區域在所述源極區和漏極區的至少一部分下面；以及

所述第一導電類型的掩埋區，所述掩埋區部署在所述主體區域與基板之間，所述掩埋區被配置為響應于施加在所述主體區域與所述掩埋區之間的指示電壓來降低所述源極區與漏極區之間的電容；

將第一電壓固定地耦合到所述掩埋區；

當所述MOSFET關斷時，通過將第二電壓耦合到所述主體區域以反向偏置所述主體區域與所述掩埋區之間的結來降低所述MOSFET的截止電容；以及

當所述MOSFET接通時，將所述第一電壓或第三電壓耦合到所述主體區域以移除所述主體區域與所述掩埋區之間的結的反向偏置。

12.根據權利要求11所述的方法，其中將所述第一電壓固定地耦合到所述掩埋區包括在所述MOSFET接通和所述MOSFET關斷時均將所述掩埋區耦合到電氣地。

13.根據權利要求11所述的方法，其中將所述掩埋區固定地耦合到所述第一電壓包括將所述基板的電壓固定地耦合到所述掩埋區。

14.根據權利要求11所述的方法，其中所述第二導電類型是n型，所述第一電壓是電氣地，并且所述第二電壓是負電源電壓。