[發明專利]半導體結構及其制造方法與檢測短路方法

有效

• 申請號: 202010139567.2
• 申請日: 2020-03-03
• 公開（公告）號: CN111668191B
• 公開（公告）日: 2023-03-24
• 發明（設計）人: 蘇宏銘;竹迫壽晃;曾俊僑
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L21/66
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 羅英;劉芳

1.一種半導體結構，其特征在于包括：

襯底；

至少二待測結構，配置于所述襯底上，其中所述至少二待測結構的材料包括導電材料；

隔離結構，夾于所述至少二待測結構之間；以及

檢測短路結構，其中所述檢測短路結構包括檢測層，所述檢測層完全覆蓋所述至少二待測結構中的一者，以使所述至少二待測結構之間的短路缺陷可于電子束檢測制程中被識別，且所述檢測層的材料包括導電材料，

其中所述至少二待測結構彼此交錯排列成一陣列，且所述陣列的每一行的所述待測結構夾于多個所述檢測層的相鄰兩者之間。

2.根據權利要求1所述的半導體結構，其中所述至少二待測結構包括接觸窗、金屬線、特殊圖形或其組合。

3.根據權利要求1所述的半導體結構，其中所述半導體結構位于切割道上。

4.根據權利要求1所述的半導體結構，其中所述檢測短路結構還包括導線，所述導線垂直于所述檢測層，且所述導線與所述檢測層電性連接。

5.一種半導體結構的制造方法，其特征在于包括：

提供襯底；

于所述襯底上形成至少二待測結構；

于所述至少二待測結構之間形成隔離結構；以及

于所述至少二待測結構上形成檢測短路結構，其中形成所述檢測短路結構的步驟包括于所述至少二待測結構中的一者上形成檢測層，所述檢測層完全覆蓋所述至少二待測結構中的所述一者，

其中所述至少二待測結構彼此交錯排列成一陣列，且所述陣列的每一行的所述待測結構夾于多個所述檢測層的相鄰兩者之間。

6.根據權利要求5所述的半導體結構的制造方法，其中形成所述至少二待測結構的方法包括：

于所述襯底上形成導體材料層；以及

于所述導體材料層中形成多個開口，所述待測結構被所述開口隔離。

7.根據權利要求6所述的半導體結構的制造方法，其中形成所述隔離結構的方法包括于所述多個開口中填入介電材料。

8.一種使用根據權利要求1至4中任一項所述的半導體結構的檢測短路方法，包括：

以電子束掃描所述檢測短路結構；以及

檢測所述檢測短路結構于所述掃描后的電壓對比圖像變化，

其中

當所述至少二待測結構中與所述檢測層連接的一者的表面顯示為亮點，而所述至少二待測結構中的另一者的表面顯示為暗點，代表所述至少二待測結構之間電性絕緣；以及

當所述至少二待測結構的表面皆顯示為亮點，代表所述至少二待測結構之間電性連接。