[發明專利]半導體器件及其制造方法

在審

• 申請號: 202010130422.6
• 申請日: 2020-02-28
• 公開（公告）號: CN111640789A
• 公開（公告）日: 2020-09-08
• 發明（設計）人: 山口直
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L29/10
• 分類號: H01L29/10;H01L29/08;H01L29/78;H01L27/11521;H01L27/11568;H01L21/336
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 李輝

本公開的實施例涉及半導體器件及其制造方法。在具有由鰭型MISFET配置的MONOS存儲器的半導體器件中，防止了布線之間的寄生電容伴隨半導體器件小型化的增加，并且提高了半導體器件的可靠性。在存儲器單元陣列中，其中布置了在鰭上形成的多個MONOS型存儲器單元，在鰭的短方向上布置的多個鰭上形成的源極區域通過跨過鰭的一個外延層彼此電連接。

相關申請的交叉引用

于2019年3月1日提交的日本專利申請號2019-037315的公開內容(包括說明書、附圖和摘要)以整體內容通過引用并入本文。

技術領域

本發明涉及一種半導體器件及其制造方法，更具體地說，本發明涉及一種當應用于包括鰭型晶體管的半導體器件時有用的技術。

背景技術

鰭晶體管被已知是具有高操作速度、可以降低漏電流和功耗并且可以小型化的晶體管。例如，鰭型場效應晶體管(FINFET:Fin Field Effect Transistor)是一種半導體器件，其具有在作為溝道層的襯底上凸出的板狀(壁狀)半導體層的圖案并且具有被形成以跨過該圖案的柵極電極。

此外，EEPROM(電可擦可編程只讀存儲器)被廣泛用作一種能夠進行電寫入和擦除的非易失性半導體存儲器器件。以目前廣泛使用的閃存存儲器為代表的存儲器器件具有在MISFET的柵極電極下被氧化物膜包圍的導電浮置柵極電極或俘獲電介質膜，并且浮置柵極或俘獲電介質膜的電荷存儲狀態被用作存儲器信息，并且所存儲的信息被讀出作為晶體管的閾值。俘獲電介質膜是指能夠存儲電荷的電介質膜，作為示例，可以給出氮化硅膜等。通過向電荷存儲區域注入電荷和從電荷存儲區域釋放電荷，MISFET的閾值被改變以作為存儲器器件來操作。作為閃速存儲器，存在使用MONOS(金屬氧化物-氮化物-氧化物半導體)膜的分裂柵極型單元。

下面列出了所公開的技術。

[專利文獻1]日本未經審查的專利申請公開號：2017-224666

專利文獻1公開了：形成覆蓋鰭(分裂柵極型MONOS存儲器被形成在該鰭上)的表面的硅化物層；并且在邏輯電路區域中形成覆蓋FET被形成所在的鰭的表面的外延層。

發明內容

在FINFET中，作為活動(active)層的鰭是薄的。因此，為了防止插塞和鰭之間的接觸電阻的增加，在形成晶體管的源極/漏極區域所在的鰭的表面上形成外延層，并且在某些情況下插塞與外延層連接。

另一方面，隨著半導體器件小型化，源極線(在器件上的布線)之間的線電容增大，半導體器件的操作延遲發生。此外，當在鰭的短方向上布置的多個鰭中的每個鰭上分別形成外延層并且插塞連接到每個外延層時，插塞的不良形成容易隨著插塞之間的間隔減小而發生。

從本說明書和附圖的描述中可以看出其他目標和新穎特征。

下面將簡要描述本申請中公開的實施例中的典型實施例。

在根據實施例的半導體器件中，在鰭的上部形成的MONOS存儲器中在在鰭的短方向上布置的多個鰭中所形成的源極區域通過在鰭上延伸的一個外延層彼此電連接，并且在鰭的短方向上的相鄰鰭之間、覆蓋上表面低于源極區域上表面的漏極區域的外延層彼此分離。

根據本申請中公開的實施例，可以提高半導體器件的可靠性。

附圖說明

圖1是示出根據實施例的半導體器件的平面圖。

圖2是示出根據本實施例的半導體器件的透視圖。

圖3是示出根據本實施例的半導體器件的橫截面圖。

圖4是示出根據本實施例的半導體器件的橫截面圖。