[發明專利]一種低導通電阻低壓分離柵MOS器件的制造方法

有效

• 申請號: 202010130114.3
• 申請日: 2020-02-28
• 公開（公告）號: CN111162009B
• 公開（公告）日: 2021-08-24
• 發明（設計）人: 喬明;張發備;陳勇;何林蓉;張波
• 申請（專利權）人: 電子科技大學
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 成都點睛專利代理事務所(普通合伙) 51232
• 代理人: 敖歡

本發明提供一種低導通電阻低壓分離柵MOS器件的制造方法，本發明通過對外延片的熱擴散過程，將外延片襯底中的雜質擴散到外延層中，使外延層底部雜質變成線性或準線性的緩變分布，在保持外延層一定的耐壓能力的同時，極大地降低了外延層的導通電阻。相比于傳統方法，本發明有以下優點：第一，本發明所提出的制造方法制造的分離柵MOS器件擁有更低的導通電阻；第二，對于同一耐壓等級，本方案可以采用比傳統方法更大的外延層厚度，因而對外延厚度的控制要求更低，可以提高器件良率；第三，本發明對外延層雜質分布控制的要求更低，可以提高器件良率；第四，本發明所提出的制造方法制造的分離柵MOS器件性能受襯底反擴的影響更小。

技術領域

本發明屬于半導體功率器件技術領域，主要涉及一種低導通電阻低壓分離柵MOS器件的制造方法。

背景技術

分離柵功率MOS器件具有集成度高、導通電阻低、開關速度快、開關損耗小的特點，廣泛應用于各類電源管理及開關轉換，有著廣闊的發展和應用前景。器件導通電阻作為分離柵MOS器件的關鍵參數之一，它的進一步降低一直是器件設計工程師們不懈的追求。

對于低壓分離柵MOS器件，為了盡可能地降低它的導通電阻，工程師們往往采用非常薄的外延材料來制造器件。然而，對于薄外延材料，無論是外延厚度的均勻性還是外延雜質分布均勻性都極難控制，因而本領域常用的降低器件導通電阻的方案如線性外延、超結結構等在薄外延材料中很難實現，再加上器件制造過程中的熱過程造成的襯底中的雜質向外延中擴散現象(襯底反擴)在薄外延中影響更大(外延厚度變薄時，受襯底反擴影響的外延厚度在總外延厚度中的比例將變得更大)，低導通電阻低壓分離柵MOS器件制造難度和制造成本一直居高不下。

發明內容

為解決上述問題，本發明提供了一種低導通電阻低壓分離柵MOS器件的制造方法，通過對外延片施加一定溫度和時間的熱擴散過程，將外延片襯底中的雜質擴散到外延層中，使外延層底部雜質變成線性或準線性的緩變分布，在保持外延層一定的耐壓能力的同時，極大地降低了外延層的導通電阻。

為實現上述發明目的，本發明技術方案如下：

一種低導通電阻低壓分離柵MOS器件的制造方法，包含以下步驟：

步驟1，選擇重摻雜的第一導電類型襯底01和輕摻雜的第一導電類型第一導電類型外延層02構成的外延片；

步驟2，在外延片背面形成掩蔽層11，在第一導電類型外延層02表面熱生長或者淀積二氧化硅薄膜形成介質層12，作為熱擴散的掩蔽層和槽刻蝕的掩膜，介質層12的厚度由槽刻蝕深度決定；

步驟3，根據耐壓需求和第一導電類型外延層02的厚度及摻雜濃度，設置時間和溫度，對硅片進行熱擴散，使第一導電類型襯底01中的雜質擴散到第一導電類型外延層02中，使得第一導電類型外延層02底部形成線性或準線性的雜質分布；

步驟4，在第一導電類型外延層02表面刻蝕U形槽，并在槽內形成厚氧化層08、分離柵多晶硅09、柵氧化層06和控制柵多晶硅07，所述厚氧化層08相對柵氧化層06更厚；

步驟5，通過一次或多次第二導電類型雜質離子注入，在第一導電類型外延層02表面形成第二導電類型阱區03，所述第二導電類型阱區03底部高于控制柵多晶硅07底部或與控制柵多晶硅07底部齊平；

步驟6，通過一次或多次第一導電類型雜質離子注入，在第一導電類型外延層02表面形成重摻雜的第一導電類型源區04，所述第一導電類型源區04底部低于控制柵多晶硅07頂部；

步驟7，通過淀積、光刻、刻蝕工藝形成介質層和接觸孔，并以介質層為掩膜，通過一次或多次第二導電類型雜質離子注入，在第一導電類型外延層02表面形成重摻雜的第二導電類型阱區接觸區05，所述第二導電類型阱區接觸區05底部與第一導電類型源區04底部齊平；所述第二導電類型阱區接觸區05注入劑量小于第一導電類型源區04；