[發明專利]半導體結構及其形成方法

有效

• 申請號: 202010123360.6
• 申請日: 2020-02-27
• 公開（公告）號: CN113314532B
• 公開（公告）日: 2022-11-04
• 發明（設計）人: 李璡一
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108
• 代理公司: 上海盈盛知識產權代理事務所(普通合伙) 31294
• 代理人: 孫佳胤;陳麗麗

本發明涉及半導體制造技術領域，尤其涉及一種半導體結構及其形成方法。所述半導體結構包括：襯底，所述襯底內具有沿所述襯底方向延伸的溝槽；電容器，填充于所述溝槽內，所述電容器包括設置在所述溝槽內壁上的下電極、設置在所述下電極上的電介質組合層、以及設置在所述電介質組合層上的上電極；所述電介質組合層包括氮化物和氧化物組成的疊層結構。本發明可以大幅度增加電容器的電容值，減少漏電現象的發生，從而實現對半導體存儲器電學性能的改善。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著半導體器件幾何尺寸按照摩爾定律不斷縮小，引起DRAM電容器的電容尺寸不斷減小。現有的DRAM中的電容器多為具有高深寬比的圓柱型電容器。然而，隨著DRAM的尺寸不斷縮小，用于形成圓柱型電容器中電極和電介質的空間越來越小，最終導致圓柱型電容器的電容值顯著的降低。電容值的降低會嚴重影響DRAM的性能。

因此，如何在DRAM尺寸減小的情況下，仍然維持較高的電容值，以改善DRAM的性能，是目前亟待解決的技術問題。

發明內容

本發明提供一種半導體結構及其形成方法，用于解決現有的半導體存儲器電容值較低的問題，以改善半導體存儲器的性能。

為了解決上述問題，本發明提供了一種半導體結構，包括：

襯底，所述襯底內具有沿于所述襯底方向延伸的溝槽；

電容器，填充于所述溝槽內，所述電容器包括設置在所述溝槽內壁上的下電極、設置在所述下電極上的電介質組合層、以及設置在所述電介質組合層上的上電極；

所述電介質組合層包括氮化物和氧化物組成的疊層結構。

可選的，所述襯底包括第一類型摻雜區和位于所述第一類型摻雜區上方的第二類型摻雜區，所述溝槽穿過所述第二類型摻雜區并延伸至所述第一類型摻雜區，所述下電極覆蓋所述第一類型摻雜區內的所述溝槽內壁。

可選的，所述電介質組合層位于所述第一類型摻雜區內的所述溝槽中。

可選的，還包括電容接觸結構，所述電容接觸結構形成在所述上電極上方，連接所述上電極。

可選的，還包括隔離結構，所述隔離結構形成在所述下電極上方，覆蓋所述下電極的上表面，用于隔離所述下電極與所述電容接觸結構。

可選的，所述氧化物包括ZrO2、Ta2O5、Al2O3、TiO2、HfO2中的一種或一種以上。

為了解決上述問題，本申請還提供了一種半導體結構的形成方法，包括如下步驟：

形成襯底，所述襯底內具有沿所述襯底方向延伸的溝槽；

填充電容器于所述溝槽內，所述電容器包括設置在所述溝槽內壁上的下電極、設置在所述下電極上的電介質組合層、以及設置在所述電介質組合層上的上電極，所述電介質組合層包括氮化物和氧化物組成的疊層結構。

可選的，所述襯底包括第一類型摻雜區和位于所述第一類型摻雜區上方的第二類型摻雜區，所述溝槽穿過所述第二類型摻雜區并延伸至所述第一類型摻雜區；填充電容器于所述溝槽內的具體步驟包括：

形成覆蓋所述第一類型摻雜區內的所述溝槽內壁的所述下電極。

可選的，填充電容器于所述溝槽內的具體步驟還包括：

形成電介質組合層于所述第一類型摻雜區內的所述溝槽中，且所述電介質組合層覆蓋于所述下電極表面。

可選的，填充電容器于所述溝槽內之后，還包括如下步驟：

于所述上電極上方形成與所述上電極電連接的電容接觸結構。

可選的，還包括如下步驟：