[發(fā)明專利]一種數(shù)據(jù)外存擴(kuò)展接口

有效

• 申請?zhí)枺?/td>: 202010120836.0
• 申請日: 2020-02-26
• 公開（公告）號: CN111444127B
• 公開（公告）日: 2021-11-26
• 發(fā)明（設(shè)計(jì)）人: 焦涌;柯正祥;后弘毅;戚可生;陸保國
• 申請（專利權(quán)）人: 中國電子科技集團(tuán)公司第二十八研究所
• 主分類號: G06F13/40
• 分類號: G06F13/40;G06F13/42
• 代理公司: 江蘇圣典律師事務(wù)所 32237
• 代理人: 胡建華

本發(fā)明公開了一種數(shù)據(jù)外存擴(kuò)展接口，其中，MCU的數(shù)據(jù)線連接I/O擴(kuò)展芯片的輸入端；地址線連接第一譯碼器的輸入端，譯碼器的輸出端和MCU的控制線連接與門的輸入端，與門的輸出端連接延時(shí)的輸入端，延時(shí)的輸出端連接加法器的輸入端，并連接存儲器的控制線；第一譯碼器的輸出端同時(shí)連接非門的輸入端，非門的輸出端連接加法器的復(fù)位端；加法器的輸出端連接第二譯碼器，該譯碼器的輸出端連接I/O擴(kuò)展芯片的片選線，第一至第N?1個(gè)I/O擴(kuò)展芯片的輸出端連接存儲器的地址線，第N個(gè)I/O擴(kuò)展芯片的輸出端連接存儲器的數(shù)據(jù)線；MCU的控制線與I/O擴(kuò)展芯片的控制線相連。本發(fā)明突破了MCU的地址線限制，以及傳統(tǒng)數(shù)據(jù)存儲擴(kuò)展方法的容量限制，滿足了超大容量的實(shí)時(shí)存取需求。

技術(shù)領(lǐng)域

本發(fā)明涉及存儲技術(shù)領(lǐng)域，尤其涉及一種數(shù)據(jù)外存擴(kuò)展接口。

背景技術(shù)

隨著計(jì)算機(jī)網(wǎng)絡(luò)通信的日益普及，計(jì)算機(jī)數(shù)據(jù)存儲容量的構(gòu)建越來越重要。而微控制單元(Micro Control Unit，MCU)的地址管腳個(gè)數(shù)卻限制了存儲器的存取容量，使用外存涉及到復(fù)雜的協(xié)議和驅(qū)動(dòng)。因此，如何能夠進(jìn)一步擴(kuò)展MCU的存儲器以應(yīng)付超大容量的存儲需求，成為存儲技術(shù)領(lǐng)域熱切需要解決的問題。

現(xiàn)有的MCU存儲擴(kuò)展方法大致分為兩種：其一，通過單片機(jī)的P1和P3管腳的方式來擴(kuò)展存取容量，但是這種方法受P1和P3口數(shù)量的限制，擴(kuò)展的容量十分有限，例如普通的MCS51單片機(jī)，在全譯碼方式下最多只能擴(kuò)展256*256個(gè)存儲器；而且占用了 I/O口P1和P3管腳。其二，通過串口擴(kuò)展的方式來擴(kuò)展存取容量，例如使用串轉(zhuǎn)并芯片 74LS164把串口數(shù)據(jù)轉(zhuǎn)換成并口數(shù)據(jù)，連接每個(gè)存儲器的片選(Chip Select，CS)管腳，從而實(shí)現(xiàn)擴(kuò)展，但是這種方法的弊端是擴(kuò)展的越多，串口發(fā)送的時(shí)間越長，實(shí)時(shí)性不好，而且占用MCU的串口，增加了擴(kuò)展的難度和成本。此外，還有其他使用犧牲極少部分存儲空間作為二次譯碼獲得更多的地址空間的辦法。

因此，現(xiàn)有技術(shù)中的MCU存儲擴(kuò)展方法存在著擴(kuò)展容量有限、實(shí)時(shí)性差、擴(kuò)展難度高以及擴(kuò)展成本大的問題。

發(fā)明內(nèi)容

本發(fā)明提供了一種數(shù)據(jù)外存擴(kuò)展接口，以解決現(xiàn)有的MCU存儲擴(kuò)展方法通過單片機(jī)的P1和P3管腳或者通過串轉(zhuǎn)并芯片實(shí)現(xiàn)擴(kuò)展，導(dǎo)致擴(kuò)展的容量十分有限或者實(shí)時(shí)性差、以及擴(kuò)展難度和成本大這一問題。

一種數(shù)據(jù)外存擴(kuò)展接口，包括：

微控制單元、第一譯碼器、第二譯碼器、加法器、與門、非門、延時(shí)器、數(shù)據(jù)存儲器和兩個(gè)或兩個(gè)以上的I/O擴(kuò)展芯片；

所述微控制單元的數(shù)據(jù)線連接每個(gè)I/O擴(kuò)展芯片的數(shù)據(jù)輸入端；

所述微控制單元的地址線連接第一譯碼器的輸入端，所述第一譯碼器的輸出端和微控制單元的控制線連接與門的輸入端，所述與門的輸出端連接延時(shí)器的輸入端，所述延時(shí)器的輸出端連接加法器的輸入端，并連接數(shù)據(jù)存儲器的控制線；

所述第一譯碼器的輸出端還連接非門的輸入端，所述非門的輸出端連接加法器的復(fù)位端；

所述加法器的輸出端連接第二譯碼器，所述第二譯碼器的輸出端連接每個(gè)I/O擴(kuò)展芯片的片選管腳，I/O擴(kuò)展芯片1至I/O擴(kuò)展芯片N-1的輸出端均連接數(shù)據(jù)存儲器的地址管腳，I/O擴(kuò)展芯片N的輸出端與數(shù)據(jù)存儲器的數(shù)據(jù)管腳相連；

所述微控制單元的控制線還與每個(gè)I/O擴(kuò)展芯片的控制線相連。

進(jìn)一步地，在一種實(shí)現(xiàn)方式中：所述I/O擴(kuò)展芯片為74LS373芯片。

進(jìn)一步地，在一種實(shí)現(xiàn)方式中：所述第一譯碼器和第二譯碼器均為74LS138芯片。

進(jìn)一步地，在一種實(shí)現(xiàn)方式中：所述數(shù)據(jù)存儲器為只讀存儲記憶體或隨機(jī)存儲記憶體。

進(jìn)一步地，在一種實(shí)現(xiàn)方式中，所述數(shù)據(jù)外存擴(kuò)展接口的控制方法包括以下步驟：