[發(fā)明專利]波形同步輸出方法及裝置在審
| 申請?zhí)枺?/td> | 202010119903.7 | 申請日： | 2020-02-26 |
| 公開（公告）號： | CN111338424A | 公開（公告）日： | 2020-06-26 |
| 發(fā)明（設(shè)計(jì)）人： | 張孝飛;趙素梅;劉強(qiáng) | 申請（專利權(quán)）人： | 濟(jì)南浪潮高新科技投資發(fā)展有限公司 |
| 主分類號： | G06F1/03 | 分類號： | G06F1/03;G06F1/12 |
| 代理公司： | 濟(jì)南信達(dá)專利事務(wù)所有限公司 37100 | 代理人： | 程佩玉 |
| 地址： | 250100 山東省濟(jì)南市*** | 國省代碼： | 山東;37 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 波形 同步 輸出 方法 裝置 | ||
1.波形同步輸出方法，其特征在于，包括：
根據(jù)相位累加器以及目標(biāo)波形數(shù)據(jù)輸出頻率計(jì)算出相位增量，其中，所述相位累加器用于設(shè)置波形輸出的位置；
根據(jù)所述相位增量計(jì)算出基本相位偏移參數(shù)；
根據(jù)所述基本相位偏移參數(shù)計(jì)算出每個DDS IP核的初始相位，其中，4:1轉(zhuǎn)換的串行器serdes連接現(xiàn)場可編程邏輯門陣列FPGA和數(shù)模轉(zhuǎn)換DA芯片，在所述FPGA中設(shè)置4個直接數(shù)字合成器DDSIP核，4個所述DDS IP核通過所述serdes連接所述DA芯片；
根據(jù)每個所述初始相位增量和所述相位增量計(jì)算出每個所述DDS IP核的輸出相位，并控制每個所述DDS IP核將所述輸出相位輸出給所述DA芯片，以使所述DA芯片通過所述相位累加器使示波器輸出所述目標(biāo)波形數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，
所述根據(jù)相位累加器以及目標(biāo)波形數(shù)據(jù)輸出頻率計(jì)算出相位增量，包括：根據(jù)所述相位累加器的精度位數(shù)和所述目標(biāo)波形的輸出頻率的4倍計(jì)算出所述相位增量。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，
所述根據(jù)所述相位增量計(jì)算出基本相位偏移參數(shù)，包括：將所述相位增量除以4，計(jì)算出所述基本相位偏移參數(shù)。
4.根據(jù)權(quán)利要求1所述的方法，其特征在于，
所述根據(jù)所述基本相位偏移參數(shù)計(jì)算出每個所述DDSIP核的初始相位，包括：通過如下第一公式，分別計(jì)算出每個所述DDS IP核的初始相位：
所述第一公式包括：
phase_offset_0＝phase_inc*0；
phase_offset_1＝phase_inc*1；
phase_offset_2＝phase_inc*2；
phase_offset_3＝phase_inc*3；
其中，所述phase_inc用于表征所述基本相位偏移參數(shù)，所述phase_offset_0用于表征四個所述DDS IP核中的第一DDS IP核的初始相位，所述phase_offset_1用于表征第二DDSIP核的初始相位，所述phase_offset_2用于表征第三DDS IP核的初始相位，所述phase_offset_3用于表征第四DDS IP核的初始相位。
5.根據(jù)權(quán)利要求1所述的方法，其特征在于，
所述根據(jù)每個所述初始相位增量和所述相位增量計(jì)算出每個所述DDS IP核的輸出相位，包括：
根據(jù)每個所述DDS IP核的初始相位和所述相位增量，通過如下第二公式計(jì)算出所述輸出相位；
phase_out＝phase_inc_int+phase_offset；
其中，所述phase_out用于表征所述輸出相位，所述phase_inc_int用于表征所述相位增量，所述phase_offset用于表征當(dāng)前計(jì)算的DDS IP核的初始相位。
6.根據(jù)權(quán)利要求1至5中任一所述的方法，其特征在于，
進(jìn)一步包括：每個所述DDS IP核上連接有先入先出FIFO模塊，以使所述FIFO模塊控制每個所述DDS IP核同時輸出所述輸出相位。
7.波形同步輸出裝置，其特征在于，包括：
計(jì)算單元和控制單元；
所述計(jì)算單元，用于根據(jù)相位累加器以及目標(biāo)波形數(shù)據(jù)輸出頻率計(jì)算出相位增量，其中，所述相位累加器用于設(shè)置波形輸出的位置；
根據(jù)所述相位增量計(jì)算出基本相位偏移參數(shù)；
根據(jù)所述基本相位偏移參數(shù)計(jì)算出每個DDS IP核的初始相位，其中，4:1轉(zhuǎn)換的串行器serdes連接現(xiàn)場可編程邏輯門陣列FPGA和數(shù)模轉(zhuǎn)換DA芯片，在所述FPGA中設(shè)置4個直接數(shù)字合成器DDS IP核，4個所述DDS IP核通過所述serdes連接所述DA芯片；
所述控制單元，用于根據(jù)每個所述初始相位增量和所述相位增量計(jì)算出輸出相位并控制每個所述DDS IP核將所述輸出相位輸出給所述DA芯片，以使所述DA芯片通過所述相位累加器使示波器輸出所述目標(biāo)波形數(shù)據(jù)。
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