[發(fā)明專利]一種基于FPGA實(shí)現(xiàn)CNN加速的系統(tǒng)

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• 申請(qǐng)?zhí)枺?/td>: 202010118764.6
• 申請(qǐng)日: 2020-02-23
• 公開（公告）號(hào): CN111353586A
• 公開（公告）日: 2020-06-30
• 發(fā)明（設(shè)計(jì)）人: 楊繼林
• 申請(qǐng)（專利權(quán)）人: 蘇州浪潮智能科技有限公司
• 主分類號(hào): G06N3/04
• 分類號(hào): G06N3/04;G06N3/063
• 代理公司: 濟(jì)南誠(chéng)智商標(biāo)專利事務(wù)所有限公司 37105
• 代理人: 黃曉燕

1.一種基于FPGA實(shí)現(xiàn)CNN加速的系統(tǒng)，其特征是，所述系統(tǒng)包括外部主控制器、外部存儲(chǔ)器以及基于FPGA構(gòu)建的CNN模塊、存儲(chǔ)訪問控制模塊；

所述外部主控制器用于處理CNN模塊的輸入、輸出并管理CNN模塊的運(yùn)行；

所述外部存儲(chǔ)器用于存儲(chǔ)CNN模塊的輸入數(shù)據(jù)、CNN模塊計(jì)算過程的中間數(shù)據(jù)以及CNN模塊的最終計(jì)算結(jié)果；

所述CNN模塊包括卷積子模塊、激活子模塊、池化子模塊和全連接子模塊，子模塊的配置方式為單獨(dú)配置或流水線模式配置；

所述存儲(chǔ)訪問控制模塊用于實(shí)現(xiàn)各子模塊對(duì)外部存儲(chǔ)器訪問的仲裁，并完成接口協(xié)議轉(zhuǎn)換。

2.根據(jù)權(quán)利要求1所述基于FPGA實(shí)現(xiàn)CNN加速的系統(tǒng)，其特征是，所述系統(tǒng)還包括外部協(xié)控制器，所述外部協(xié)控制器設(shè)置在外部主控制器和CNN模塊之間，用于進(jìn)行寄存器的配置和中斷的響應(yīng)。

3.根據(jù)權(quán)利要求1所述基于FPGA實(shí)現(xiàn)CNN加速的系統(tǒng)，其特征是，所述外部存儲(chǔ)器包括外部存儲(chǔ)器A和外部存儲(chǔ)器B，所述外部存儲(chǔ)器、外部主控制器和CNN模塊之間采用乒乓操作。

4.根據(jù)權(quán)利要求1所述基于FPGA實(shí)現(xiàn)CNN加速的系統(tǒng)，其特征是，所述CNN模塊還包括寄存器訪問控制模塊，所述各子模塊內(nèi)均配置寄存器，所述訪問控制模塊用于向子模塊寄存器寫入配置值，控制子模塊工作。

5.根據(jù)權(quán)利要求1-4任一項(xiàng)所述基于FPGA實(shí)現(xiàn)CNN加速的系統(tǒng)，其特征是，所述卷積子模塊包括第一計(jì)算控制單元、第一DMA單元、第一MAC、第一ACC和第一存儲(chǔ)器訪問控制單元；

所述第一計(jì)算控制單元用于控制卷積子模塊內(nèi)各單元的運(yùn)行；

所述第一DMA單元用于卷積子模塊與外部存儲(chǔ)器之間的讀寫交互；

所述第一MAC和第一ACC用于乘累加計(jì)算；第一MAC用于計(jì)算乘法，并將計(jì)算結(jié)果累加得到部分和；第一ACC將所述部分和進(jìn)行累加得到卷積結(jié)果；

所述存儲(chǔ)訪問控制單元用于控制外部存儲(chǔ)器與第一DMA單元的交互。

6.根據(jù)權(quán)利要求5所述基于FPGA實(shí)現(xiàn)CNN加速的系統(tǒng)，其特征是，所述卷積子模塊還包括第一內(nèi)部緩存，所述第一內(nèi)部緩存用于緩存第一DMA單元從外部存儲(chǔ)器讀取的數(shù)據(jù)。

7.根據(jù)權(quán)利要求5所述基于FPGA實(shí)現(xiàn)CNN加速的系統(tǒng)，其特征是，所述第一MAC配置多個(gè)，配置方式為c-size和k-size，分別對(duì)應(yīng)卷積層的輸入通道數(shù)和卷積核數(shù)量。

8.根據(jù)權(quán)利要求1-4任一項(xiàng)所述基于FPGA實(shí)現(xiàn)CNN加速的系統(tǒng)，其特征是，所述激活子模塊用于激活函數(shù)的運(yùn)算，激活子模塊包括第二計(jì)算控制單元、第二DMA單元、第二內(nèi)部緩存、乘加計(jì)算單元、查找表、第一選擇單元、第二選擇單元和第二存儲(chǔ)器訪問控制單元；

所述第二計(jì)算控制單元用于控制激活子模塊內(nèi)各單元的運(yùn)行；

所述第二DMA單元用于與外部存儲(chǔ)器之間進(jìn)行激活函數(shù)參數(shù)的讀寫交互；

所述第二內(nèi)部緩存用于緩存第二DMA單元從外部存儲(chǔ)器讀取的數(shù)據(jù)；

所述乘加計(jì)算單元用于線性激活函數(shù)的運(yùn)算；

所述查找表用于非線性激活函數(shù)的處理；

所述第一選擇單元用于輸入路徑的選取，所述第二選擇單元用于計(jì)算結(jié)果輸出路徑的選取；

所述第二存儲(chǔ)器訪問控制單元用于控制外部存儲(chǔ)器與第二DMA單元的交互。