[發(fā)明專利]超結(jié)半導(dǎo)體裝置及超結(jié)半導(dǎo)體裝置的制造方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202010107098.6
• 申請(qǐng)日: 2020-02-21
• 公開（公告）號(hào): CN111816694A
• 公開（公告）日: 2020-10-23
• 發(fā)明（設(shè)計(jì)）人: 坂田敏明
• 申請(qǐng)（專利權(quán)）人: 富士電機(jī)株式會(huì)社
• 主分類號(hào): H01L29/06
• 分類號(hào): H01L29/06;H01L29/78;H01L21/336
• 代理公司: 北京銘碩知識(shí)產(chǎn)權(quán)代理有限公司 11286
• 代理人: 楊敏;金玉蘭

本發(fā)明提供能夠抑制由制造偏差引起的耐壓降低的超結(jié)半導(dǎo)體裝置和超結(jié)半導(dǎo)體裝置的制造方法。半導(dǎo)體裝置具有終端結(jié)構(gòu)部(40)和供電流流通的有源區(qū)(30)。在第一導(dǎo)電型的半導(dǎo)體基板(1)的正面，設(shè)置有第一導(dǎo)電型的第一半導(dǎo)體層(2)。在第一半導(dǎo)體層(2)的有源區(qū)(30)的表面，設(shè)置有由在與正面平行的面中重復(fù)交替地配置有第一導(dǎo)電型的第一柱(3a)和第二導(dǎo)電型的第二柱(4a)的第一并列pn結(jié)構(gòu)。在終端結(jié)構(gòu)部(40)，設(shè)置有重復(fù)交替地配置有第一導(dǎo)電型的第三柱(3b)和第二導(dǎo)電型的第四柱(4b)的第二并列pn結(jié)構(gòu)，在第二并列pn結(jié)構(gòu)的表面，設(shè)置有包括彼此分離的多個(gè)區(qū)的第二導(dǎo)電型的第一半導(dǎo)體區(qū)(17)。

技術(shù)領(lǐng)域

本發(fā)明涉及超結(jié)半導(dǎo)體裝置和超結(jié)半導(dǎo)體裝置的制造方法。

背景技術(shù)

在通常的n溝道縱向型MOSFET(Metal Oxide Semiconductor Field EffectTransistor：絕緣柵型場(chǎng)效應(yīng)晶體管)中，形成于半導(dǎo)體基板內(nèi)的多個(gè)半導(dǎo)體層之中，n型傳導(dǎo)層(漂移層)是電阻最高的半導(dǎo)體層。該n型漂移層的電阻對(duì)整個(gè)縱向型MOSFET的通態(tài)電阻造成了很大影響。整個(gè)縱向型MOSFET的通態(tài)電阻的降低能夠通過減薄n型漂移層的厚度且縮短電流通路來實(shí)現(xiàn)。

然而，縱向型MOSFET在關(guān)斷狀態(tài)下耗盡層擴(kuò)展到高電阻的n型漂移層，由此還具有保持耐壓的功能。因此，在為了降低通態(tài)電阻而減薄n型漂移層的情況下，關(guān)斷狀態(tài)下的耗盡層的擴(kuò)展距離會(huì)縮短，因此容易在低的施加電壓下達(dá)到擊穿電場(chǎng)強(qiáng)度，使耐壓降低。另一方面，為了提高縱向型MOSFET的耐壓，需要增加n型漂移層的厚度，使通態(tài)電阻增大。將這樣的通態(tài)電阻與耐壓之間的關(guān)系稱為權(quán)衡關(guān)系，通常難以使處于權(quán)衡關(guān)系中的兩者均提高。已知該通態(tài)電阻與耐壓之間的權(quán)衡關(guān)系在IGBT(Insulated Gate Bipolar Transistor：絕緣柵雙極型晶體管)、雙極型晶體管、二極管等半導(dǎo)體裝置中也同樣成立。

作為解決上述那樣問題的半導(dǎo)體裝置的結(jié)構(gòu)，已知有超結(jié)(SJ：Super Junction)結(jié)構(gòu)。例如，已知有具有超結(jié)結(jié)構(gòu)的MOSFET(以下，稱為SJ-MOSFET)。圖19是示出現(xiàn)有的SJ-MOSFET的結(jié)構(gòu)的截面圖。

如圖19所示，SJ-MOSFET150以在高雜質(zhì)濃度的n⁺型半導(dǎo)體基板101上生長(zhǎng)n型漂移層102而成的晶片作為材料。設(shè)置有從該晶片表面貫穿n型漂移層102且到達(dá)n⁺型半導(dǎo)體基板101的p型柱區(qū)104。

另外，在n型漂移層102中，具有將沿與基板主面垂直的方向延伸且在與基板主面平行的面中具有狹窄寬度的p型區(qū)(p型柱區(qū)104)和n型區(qū)(n型漂移層102的被夾在相鄰的p型柱區(qū)104之間的部分，以下稱為n型柱區(qū)103)在與基板主面平行的面中交替地重復(fù)排列而成的并列結(jié)構(gòu)(以下稱為并列pn區(qū))。構(gòu)成并列pn區(qū)的p型柱區(qū)104和n型柱區(qū)103是對(duì)應(yīng)于n型漂移層102而提高了雜質(zhì)濃度的區(qū)域。通過在并列pn區(qū)中使包含于p型柱區(qū)104和n型柱區(qū)103的雜質(zhì)濃度大致相等，從而能夠在關(guān)斷狀態(tài)下類似地產(chǎn)生出非摻雜層而謀求高耐壓化。

在SJ-MOSFET150的、形成有元件且在導(dǎo)通狀態(tài)時(shí)有電流流通的有源區(qū)130側(cè)的并列pn區(qū)上，設(shè)置有p型基區(qū)105。在p型基區(qū)105的內(nèi)部設(shè)置有n⁺型源區(qū)106。另外，以遍及p型基區(qū)105和n型柱區(qū)103的表面的方式設(shè)置有柵極絕緣膜107。在柵極絕緣膜107的表面上，設(shè)置有柵電極108，并且以覆蓋柵電極108的方式設(shè)置有絕緣膜113。另外，在n⁺型源區(qū)106上設(shè)置有源電極110，并且在n⁺型半導(dǎo)體基板101的背面設(shè)置有漏電極114。

在SJ-MOSFET150的包圍有源區(qū)130的周圍的邊緣終端區(qū)140，在n型漂移層102中，與有源區(qū)130同樣地設(shè)置有并列pn區(qū)和絕緣膜113，在n⁺型半導(dǎo)體基板101的背面設(shè)置有漏電極114。