[發(fā)明專利]半導(dǎo)體元件及其制造方法

在審

• 申請?zhí)枺?/td>: 202010104828.7
• 申請日: 2020-02-20
• 公開（公告）號: CN113284868A
• 公開（公告）日: 2021-08-20
• 發(fā)明（設(shè)計）人: 朱彥瑞;吳金能
• 申請（專利權(quán)）人: 華邦電子股份有限公司
• 主分類號: H01L23/48
• 分類號: H01L23/48;H01L21/48
• 代理公司: 北京同立鈞成知識產(chǎn)權(quán)代理有限公司 11205
• 代理人: 羅英;臧建明

本發(fā)明提供一種半導(dǎo)體元件，包括襯底、鈍化層以及連接件。鈍化層配置在襯底上。連接件內(nèi)埋在鈍化層中。連接件與鈍化層接觸的界面是凹凸不平的，從而提高連接件的結(jié)構(gòu)穩(wěn)定性。另提供一種半導(dǎo)體元件的制造方法。

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體元件及其制造方法。

背景技術(shù)

近年來，由于各種電子構(gòu)件(例如晶體管、二極管、電阻器、電容器等)的積集度不斷提升，半導(dǎo)體工業(yè)因而快速成長。這種積集度的提升，大多是因為最小特征尺寸的持續(xù)縮小，使得更多的構(gòu)件整合在一特定的區(qū)域中。

在現(xiàn)有技術(shù)中，導(dǎo)電線及其下方的打線接墊常因打線接合工藝的拉力而使得打線接墊被拔離襯底，進而導(dǎo)致良率降低。因此，如何避免打線接墊被拔離襯底，進而提升良率將成為未來重要的一門課題。

發(fā)明內(nèi)容

本發(fā)明提供一種半導(dǎo)體元件及其制造方法，其將連接件內(nèi)埋在鈍化層中并使得連接件與鈍化層接觸的界面為凹凸不平，從而提高連接件的結(jié)構(gòu)穩(wěn)定性。

本發(fā)明提供一種半導(dǎo)體元件，包括襯底、鈍化層以及連接件。鈍化層配置在襯底上。連接件內(nèi)埋在鈍化層中。連接件與鈍化層接觸的界面是凹凸不平的。

本發(fā)明提供一種半導(dǎo)體元件，其包括以下步驟。提供襯底。通過第一3D打印技術(shù)，在襯底上形成鈍化層。鈍化層具有開口。開口具有凹凸不平的側(cè)壁。通過第二3D打印技術(shù)，在開口中形成連接件。

基于上述，本發(fā)明實施例將連接件內(nèi)埋在鈍化層中并使得連接件與鈍化層接觸的界面為凹凸不平，從而提高連接件的結(jié)構(gòu)穩(wěn)定性。在此情況下，連接件與襯底之間的黏著性提升，其可避免連接件在接合工藝之后被拔離襯底，進而提升良率。

為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。

附圖說明

圖1A至圖1C是依照本發(fā)明一實施例的半導(dǎo)體元件的制造流程的剖面示意圖；

圖2A至圖2C分別是圖1C所示連接件的各種實施例的立體示意圖；

圖3是依照本發(fā)明第一實施例的半導(dǎo)體元件的剖面示意圖；

圖4是依照本發(fā)明第二實施例的半導(dǎo)體元件的剖面示意圖；

圖5是依照本發(fā)明第三實施例的半導(dǎo)體元件的剖面示意圖。

具體實施方式

參照本實施例的附圖以更全面地闡述本發(fā)明。然而，本發(fā)明亦可以各種不同的形式體現(xiàn)，而不應(yīng)限于本文中所述的實施例。附圖中的層與區(qū)域的厚度會為了清楚起見而放大。相同或相似的標號表示相同或相似的元件，以下段落將不再一一贅述。

圖1A至圖1C是依照本發(fā)明一實施例的半導(dǎo)體元件的制造流程的剖面示意圖。圖2A至圖2C分別是圖1C所示連接件的各種實施例的立體示意圖。請參照圖1A，本實施例提供一種半導(dǎo)體元件的制造方法，其步驟如下。首先，提供襯底101。在本實施例中，襯底101可以是硅襯底。雖然圖1A中并未示出出任何元件配置在襯底101中，但本實施例的襯底101可具有有源元件(例如是晶體管、二極管等)、無源元件(例如是電容器、電感器、電阻器等)、或其組合于其中。在其他實施例中，襯底101可具有例如邏輯元件、存儲元件或其組合于其中。