[發(fā)明專利]時(shí)鐘數(shù)據(jù)回復(fù)電路、存儲(chǔ)器存儲(chǔ)裝置及信號調(diào)整方法

在審

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• 申請日: 2020-02-19
• 公開（公告）號: CN113284527A
• 公開（公告）日: 2021-08-20
• 發(fā)明（設(shè)計(jì)）人: 吳仁鉅;林柏境;廖宇強(qiáng)
• 申請（專利權(quán)）人: 群聯(lián)電子股份有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22;G11C7/10
• 代理公司: 北京同立鈞成知識產(chǎn)權(quán)代理有限公司 11205
• 代理人: 羅英;劉芳

1.一種時(shí)鐘數(shù)據(jù)回復(fù)電路，其特征在于，包括：

相位檢測器，用以檢測第一信號與時(shí)鐘信號之間的相位差；

投票電路，連接至所述相位檢測器并用以根據(jù)所述相位差與第一時(shí)鐘頻率產(chǎn)生投票信號；

數(shù)字回路濾波器，連接至所述投票電路并用以根據(jù)所述投票信號與第二時(shí)鐘頻率將多個(gè)調(diào)整信號依序輸出，其中所述第一時(shí)鐘頻率不同于所述第二時(shí)鐘頻率；以及

相位內(nèi)插器，連接至所述相位檢測器與所述數(shù)字回路濾波器并用以根據(jù)依序輸出的所述多個(gè)調(diào)整信號產(chǎn)生所述時(shí)鐘信號。

2.根據(jù)權(quán)利要求1所述的時(shí)鐘數(shù)據(jù)回復(fù)電路，其中所述第一時(shí)鐘頻率低于所述第二時(shí)鐘頻率。

3.根據(jù)權(quán)利要求1所述的時(shí)鐘數(shù)據(jù)回復(fù)電路，其中所述數(shù)字回路濾波器包括：

累加電路，連接至所述投票電路；以及

分割電路，連接至所述累加電路，

其中所述累加電路用以根據(jù)所述投票信號與所述第一時(shí)鐘頻率決定第一調(diào)整碼，并且

所述分割電路用以將所述第一調(diào)整碼分割為多個(gè)第二調(diào)整碼并根據(jù)所述多個(gè)第二調(diào)整碼產(chǎn)生所述多個(gè)調(diào)整信號。

4.根據(jù)權(quán)利要求3所述的時(shí)鐘數(shù)據(jù)回復(fù)電路，其中所述數(shù)字回路濾波器還包括：

多路復(fù)用器，連接至所述分割電路與所述相位內(nèi)插器并用以根據(jù)所述第二時(shí)鐘頻率將所述多個(gè)調(diào)整信號依序輸出至所述相位內(nèi)插器。

5.根據(jù)權(quán)利要求1所述的時(shí)鐘數(shù)據(jù)回復(fù)電路，其中依序輸出的所述多個(gè)調(diào)整信號用以逐漸將所述時(shí)鐘信號調(diào)整至滿足目標(biāo)相位差或目標(biāo)頻率差。

6.一種存儲(chǔ)器存儲(chǔ)裝置，包括：

連接接口單元，用以連接至主機(jī)系統(tǒng)；

可復(fù)寫式非易失性存儲(chǔ)器模塊；

存儲(chǔ)器控制電路單元，連接至所述連接接口單元與所述可復(fù)寫式非易失性存儲(chǔ)器模塊，

時(shí)鐘數(shù)據(jù)回復(fù)電路，設(shè)置于所述連接接口單元、所述可復(fù)寫式非易失性存儲(chǔ)器模塊與所述存儲(chǔ)器控制電路單元的至少其中之一中，

其中所述時(shí)鐘數(shù)據(jù)回復(fù)電路用以檢測第一信號與時(shí)鐘信號之間的相位差，

所述時(shí)鐘數(shù)據(jù)回復(fù)電路更用以根據(jù)所述相位差與第一時(shí)鐘頻率產(chǎn)生投票信號，

所述時(shí)鐘數(shù)據(jù)回復(fù)電路更用以根據(jù)所述投票信號與第二時(shí)鐘頻率將多個(gè)調(diào)整信號依序輸出，

所述時(shí)鐘數(shù)據(jù)回復(fù)電路更用以根據(jù)依序輸出的所述多個(gè)調(diào)整信號產(chǎn)生所述時(shí)鐘信號，并且

所述第一時(shí)鐘頻率不同于所述第二時(shí)鐘頻率。

7.根據(jù)權(quán)利要求6所述的存儲(chǔ)器存儲(chǔ)裝置，其中所述第一時(shí)鐘頻率低于所述第二時(shí)鐘頻率。

8.根據(jù)權(quán)利要求6所述的存儲(chǔ)器存儲(chǔ)裝置，其中所述時(shí)鐘數(shù)據(jù)回復(fù)電路包括：

累加電路；以及

分割電路，連接至所述累加電路；

其中所述累加電路用以根據(jù)所述投票信號與所述第一時(shí)鐘頻率決定第一調(diào)整碼，并且

所述分割電路用以將所述第一調(diào)整碼分割為多個(gè)第二調(diào)整碼并根據(jù)所述多個(gè)第二調(diào)整碼產(chǎn)生所述多個(gè)調(diào)整信號。

9.根據(jù)權(quán)利要求8所述的存儲(chǔ)器存儲(chǔ)裝置，其中所述時(shí)鐘數(shù)據(jù)回復(fù)電路還包括：

多路復(fù)用器，連接至所述分割電路并用以根據(jù)所述第二時(shí)鐘頻率將所述多個(gè)調(diào)整信號依序輸出至所述時(shí)鐘數(shù)據(jù)回復(fù)電路中的相位內(nèi)插器。

10.根據(jù)權(quán)利要求6所述的存儲(chǔ)器存儲(chǔ)裝置，其中依序輸出的所述多個(gè)調(diào)整信號用以逐漸將所述時(shí)鐘信號調(diào)整至滿足目標(biāo)相位差或目標(biāo)頻率差。

11.一種信號調(diào)整方法，用于存儲(chǔ)器存儲(chǔ)裝置，所述存儲(chǔ)器存儲(chǔ)裝置具有可復(fù)寫式非易失性存儲(chǔ)器模塊，且所述信號調(diào)整方法包括：

檢測第一信號與時(shí)鐘信號之間的相位差；

根據(jù)所述相位差與第一時(shí)鐘頻率產(chǎn)生投票信號；

根據(jù)所述投票信號與第二時(shí)鐘頻率將多個(gè)調(diào)整信號依序輸出，其中所述第一時(shí)鐘頻率不同于所述第二時(shí)鐘頻率；以及

根據(jù)依序輸出的所述多個(gè)調(diào)整信號產(chǎn)生所述時(shí)鐘信號。