[發(fā)明專利]使用浮點(diǎn)乘法-累加結(jié)果的模糊-J位位置

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• 申請(qǐng)?zhí)枺?/td>: 202010101911.9
• 申請(qǐng)日: 2020-02-19
• 公開（公告）號(hào): CN111752605A
• 公開（公告）日: 2020-10-09
• 發(fā)明（設(shè)計(jì)）人: A·格雷德斯廷;S·盧巴諾維奇;Z·斯波伯
• 申請(qǐng)（專利權(quán)）人: 英特爾公司
• 主分類號(hào): G06F9/30
• 分類號(hào): G06F9/30;G06F9/302;G06F9/38;G06F17/16;G06N3/063
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 陳依心;何焜

1.一種處理器，包括：

解碼電路，用于對(duì)指令解碼，所述指令指定第一浮點(diǎn)FP操作數(shù)、第二FP操作數(shù)和第三FP操作數(shù)的位置以及操作碼，所述操作碼要求將所述第一FP操作數(shù)和所述第二FP操作數(shù)的FP乘積與所述第三FP操作數(shù)的先前內(nèi)容累加；

執(zhí)行電路，用于執(zhí)行經(jīng)解碼的指令，以在第一周期中生成具有模糊-J位格式的所述FP乘積，所述模糊-J位格式包括符號(hào)位、9位的指數(shù)、以及25位的尾數(shù)，所述25位的尾數(shù)具有用于允許J位的兩個(gè)可能位置的兩個(gè)位；并且

所述執(zhí)行電路用于：在第二周期中，將所述FP乘積與所述第三FP操作數(shù)累加，同時(shí)并發(fā)地基于所述FP乘積與所述第三FP操作數(shù)的J位位置來確定對(duì)累加的結(jié)果的指數(shù)調(diào)節(jié)和尾數(shù)移位控制，其中與所述累加并發(fā)地執(zhí)行所述指數(shù)調(diào)節(jié)減小所述指數(shù)調(diào)節(jié)對(duì)關(guān)鍵時(shí)序路徑的影響，并且提高在一個(gè)周期中執(zhí)行所述累加的能力。

2.如權(quán)利要求1所述的處理器，其中，所述模糊-J位格式符合電子與電氣工程師學(xué)會(huì)-754IEEE-754，并且所述模糊-J位格式包括符號(hào)位、9位的指數(shù)、23位的小數(shù)、以及在所述小數(shù)的隱式的第24位中的隱式J位，所述模糊-J位格式將所述小數(shù)擴(kuò)展一位以產(chǎn)生具有用于所述J位的兩個(gè)可能位置的25位的尾數(shù)。

3.如權(quán)利要求1所述的處理器，其中，所述第一FP操作數(shù)、所述第二FP操作數(shù)和所述第三FP操作數(shù)包括具有多個(gè)浮點(diǎn)元素的緊縮數(shù)據(jù)向量，并且其中所述執(zhí)行電路用于并行地對(duì)多個(gè)元素中的每一個(gè)執(zhí)行所述經(jīng)解碼的指令。

4.如權(quán)利要求1所述的處理器，其中，所述第一FP操作數(shù)、所述第二FP操作數(shù)和所述第三FP操作數(shù)包括具有M行乘N列的浮點(diǎn)元素的矩陣，并且其中所述執(zhí)行電路用于并行地對(duì)M乘N個(gè)元素的子集執(zhí)行所述經(jīng)解碼的指令。

5.如權(quán)利要求1所述的處理器，其中，確定乘積和所述第三FP操作數(shù)的J位位置包括：標(biāo)識(shí)實(shí)際指數(shù)與實(shí)際小數(shù)之間的一個(gè)或多個(gè)可能的J位位置。

6.如權(quán)利要求1所述的處理器，其中，如果存在所述累加的任何進(jìn)位輸出，則所述累加的進(jìn)位輸出落到所述結(jié)果的可能的J位位置中，并且不需要調(diào)節(jié)所述結(jié)果的指數(shù)。

7.如權(quán)利要求1所述的處理器，其中，對(duì)所述結(jié)果的所述尾數(shù)移位控制要求以下一項(xiàng)：左移一位、右移一位、以及無移位。

8.如權(quán)利要求1所述的處理器，其中，維持其模糊-J位格式的累加結(jié)果被路由以供后續(xù)浮點(diǎn)操作使用。

9.如權(quán)利要求1所述的處理器，其中，所述執(zhí)行電路用于將所累加的結(jié)果轉(zhuǎn)換為電子與電氣工程師學(xué)會(huì)-754IEEE-754格式，并且將經(jīng)轉(zhuǎn)換的結(jié)果寫入由所述指令進(jìn)一步指定的目的地操作數(shù)中。

10.一種用于由處理器執(zhí)行的方法，所述方法包括：

使用解碼電路對(duì)指令解碼，所述指令指定第一浮點(diǎn)FP操作數(shù)、第二FP操作數(shù)和第三FP操作數(shù)的位置以及操作碼，所述操作碼要求將所述第一FP操作數(shù)和所述第二FP操作數(shù)的FP乘積與所述第三FP操作數(shù)的先前內(nèi)容累加；

使用執(zhí)行電路以在第一周期中生成具有模糊-J位格式的所述FP乘積，所述模糊-J位格式包括符號(hào)位、9位的指數(shù)、以及25位的尾數(shù)，所述25位的尾數(shù)具有用于允許用于J位的兩個(gè)可能位置的兩個(gè)位；以及

使用所述執(zhí)行電路以在第二周期中將所述FP乘積與所述第三FP操作數(shù)累加，同時(shí)并發(fā)地基于所述FP乘積與所述第三FP操作數(shù)的J位位置來確定對(duì)累加的結(jié)果的指數(shù)調(diào)節(jié)和尾數(shù)移位控制，其中與所述累加并發(fā)地執(zhí)行所述指數(shù)調(diào)節(jié)減小所述指數(shù)調(diào)節(jié)對(duì)關(guān)鍵時(shí)序路徑的影響，并且提高在一個(gè)周期中執(zhí)行所述累加的能力。