[發明專利]一種結合CPLD與UART的debug方法、系統及設備

在審

• 申請號: 202010094806.7
• 申請日: 2020-02-16
• 公開（公告）號: CN111367729A
• 公開（公告）日: 2020-07-03
• 發明（設計）人: 高翊展
• 申請（專利權）人: 蘇州浪潮智能科技有限公司
• 主分類號: G06F11/22
• 分類號: G06F11/22;G06F11/263;G01R31/317;G01R31/3177
• 代理公司: 濟南舜源專利事務所有限公司 37205
• 代理人: 李舜江

1.一種結合CPLD與UART的debug方法，其特征在于，包括：

將CPLD與UART連接，通過UART采集CPLD信號端的邏輯準位；

建立預設字符與CPLD信號端的邏輯準位的對應關系；

將采集的CPLD信號端的邏輯準位轉換為預設字符，形成CPLD的信號符碼；

通過UART將CPLD的信號符碼發送至測試數據采集端。

2.根據權利要求1所述的結合CPLD與UART的debug方法，其特征在于，還包括：

通過UART將CPLD的信號符碼發送至BMC；

BMC將收到的CPLD的信號符碼寫入預設的log文件中。

3.根據權利要求1所述的結合CPLD與UART的debug方法，其特征在于，所述CPLD的信號端包括：

輸入信號端GPIO_1，所述輸入信號包括高邏輯準位和低邏輯準位；

輸出信號端GPIO_2，所述輸出信號包括高邏輯準位、低邏輯準位和高阻抗邏輯準位。

4.根據權利要求3所述的結合CPLD與UART的debug方法，其特征在于，所述建立預設字符與CPLD信號端的邏輯準位的對應關系包括：

GPIO_1為低邏輯準位輸入時，用字符0表示；

GPIO_1為高邏輯準位輸入時，用字符1表示；

GPIO_2為低邏輯準位輸入時，用字符0表示；

GPIO_2為高邏輯準位輸入時，用字符1表示；

GPIO_2為高高阻抗邏輯準位輸入時，用字符Z表示。

5.根據權利要求1所述的結合CPLD與UART的debug方法，其特征在于，所述UART采用型號為XR21V14x的通用異步收發器。

6.一種結合CPLD與UART的debug系統，其特征在于，包括：

數據采集模塊，用于將CPLD與UART連接，通過UART采集CPLD信號端的邏輯準位；

連接模塊，用于建立預設字符與CPLD信號端的邏輯準位的對應關系；

轉換模塊，用于將采集的CPLD信號端的邏輯準位轉換為預設字符，形成CPLD的信號符碼；

第一符碼發送模塊，用于通過UART將CPLD的信號符碼發送至測試數據采集端。

7.根據權利要求6所述的結合CPLD與UART的debug系統，其特征在于，還包括：

第二符碼發送模塊，用于通過UART將CPLD的信號符碼發送至BMC；

符碼記錄模塊，用于BMC將收到的CPLD的信號符碼寫入預設的log文件中。

8.一種結合CPLD與UART的debug設備，其特征在于，包括：

存儲器，用于存儲計算機程序；

處理器，用于執行所述計算機程序時實現如權利要求1至5任一項所述結合CPLD與UART的debug方法步驟。