[發(fā)明專利]一種通過FPGA抓取BIOS和BMC串口數(shù)據(jù)的裝置及方法

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• 申請?zhí)枺?/td>: 202010094735.0
• 申請日: 2020-02-16
• 公開（公告）號: CN111352776A
• 公開（公告）日: 2020-06-30
• 發(fā)明（設(shè)計）人: 孫一心
• 申請（專利權(quán)）人: 蘇州浪潮智能科技有限公司
• 主分類號: G06F11/22
• 分類號: G06F11/22
• 代理公司: 濟南舜源專利事務(wù)所有限公司 37205
• 代理人: 劉雪萍

本發(fā)明提供的一種通過FPGA抓取BIOS和BMC串口數(shù)據(jù)的裝置及方法，第一UART FIFO抓取BIOS串口數(shù)據(jù)，第二UART FIFO抓取BMC串口數(shù)據(jù)；第一UART FIFO、第二UART FIFO分別與輸出FIFO通信，第一UART FIFO和第二UART FIFO所抓取數(shù)據(jù)通過輸出FIFO發(fā)送至上位機。本發(fā)明無需設(shè)置button，不額外占用服務(wù)器前面板的珍貴空間，且可實現(xiàn)BIOS和BMC串口數(shù)據(jù)的同時抓取，而不限于一次只抓取一種數(shù)據(jù)，加快定位服務(wù)器出現(xiàn)的各種異常，可以提高服務(wù)器的運維效率和維修效率，進而提高服務(wù)器運行的穩(wěn)定性。

技術(shù)領(lǐng)域

本發(fā)明涉及BIOS和BMC串口數(shù)據(jù)抓取領(lǐng)域，具體涉及一種通過FPGA抓取BIOS和BMC串口數(shù)據(jù)的裝置及方法。

背景技術(shù)

目前BIOS和BMC的串口都是放在主板上，在使用時，需要將主板機箱蓋打開，通過治具與其相連。但是在實際應(yīng)用過程中，當服務(wù)器出現(xiàn)一些問題需要找原因和解決方案時，該設(shè)計就有了局限性。比如服務(wù)器在機架上時，如果場景要求不斷電接入串口，那么就需要進行電源切換來將整機下架，然后開機箱蓋接入串口，操作不方便，效率很低。

為了解決這種不便，業(yè)界比較先進的做法是通過在服務(wù)器前面板上設(shè)計一個串口接口和一個button，通過button來切換串口接口是接通BIOS還是BMC。前面板空間非常珍貴，額外放置1個button需要占據(jù)額外的空間。

發(fā)明內(nèi)容

為解決上述問題，本發(fā)明提供一種通過FPGA抓取BIOS和BMC串口數(shù)據(jù)的裝置及方法，無需額外放置button，不占用空間。

本發(fā)明的技術(shù)方案是：一種通過FPGA抓取BIOS和BMC串口數(shù)據(jù)的裝置，主板上設(shè)置FPGA、BIOS和BMC；FPGA上設(shè)置第一UART FIFO、第二UART FIFO和輸出FIFO；

BIOS的串口與FPGA連接時，第一UART FIFO抓取BIOS串口數(shù)據(jù)；BMC的串口與FPGA連接時，第二UART FIFO抓取BMC串口數(shù)據(jù)；

第一UART FIFO、第二UART FIFO分別與輸出FIFO通信，第一UART FIFO和第二UARTFIFO所抓取數(shù)據(jù)通過輸出FIFO發(fā)送至上位機。

進一步地，F(xiàn)PGA上還設(shè)置編碼模塊；

第一UART FIFO、第二UART FIFO分別通過編碼模塊與輸出FIFO通信；編碼模塊對第一UART FIFO和第二UART FIFO所抓取數(shù)據(jù)進行編碼，以加入相應(yīng)標識。

進一步地，輸出FIFO為USB FIFO；輸出FIFO通過USB接口與上位機通信。

本發(fā)明的技術(shù)方案還包括一種通過FPGA抓取BIOS和BMC串口數(shù)據(jù)的裝置，配置于上位機端，包括，

數(shù)據(jù)接收模塊：接收FPGA發(fā)送來的抓取數(shù)據(jù)；

數(shù)據(jù)顯示模塊：對所接收抓取數(shù)據(jù)進行顯示。

進一步地，還包括，

數(shù)據(jù)解析模塊：對所接收抓取數(shù)據(jù)進行解析，根據(jù)抓取數(shù)據(jù)標識進行分類；

所述數(shù)據(jù)顯示模塊對數(shù)據(jù)解析模塊所分類出的不同抓取數(shù)據(jù)分類顯示。

本發(fā)明的技術(shù)方案還包括一種通過FPGA抓取BIOS和BMC串口數(shù)據(jù)的方法，運行于FPGA端，包括以下步驟：

BIOS的串口與FPGA連接時，F(xiàn)PGA上的第一UART FIFO抓取BIOS串口數(shù)據(jù)；FPGA上的輸出FIFO將第一UART FIFO所抓取數(shù)據(jù)發(fā)送至上位機；

BMC的串口與FPGA連接時，F(xiàn)PGA上的第二UART FIFO抓取BMC串口數(shù)據(jù)；FPGA上的輸出FIFO將第二UART FIFO所抓取數(shù)據(jù)發(fā)送至上位機。