[發明專利]半導體存儲裝置及其制造方法

在審

• 申請號: 202010093219.6
• 申請日: 2020-02-14
• 公開（公告）號: CN112510051A
• 公開（公告）日: 2021-03-16
• 發明（設計）人: 大島康禮
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: H01L27/11521
• 分類號: H01L27/11521;H01L27/11551;H01L27/11568;H01L27/11578
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 張世俊

本發明的實施方式涉及一種半導體存儲裝置及其制造方法。實施方式的半導體存儲裝置具備：襯底；積層膜，包含交替設置于所述襯底上的多個第1絕緣層及多個電極層；及第2絕緣層，設置于所述積層膜上。所述裝置還具備包含依次設置于所述積層膜及所述第2絕緣層內的第1絕緣膜、電荷儲存層、第2絕緣膜、第1半導體層、及第3絕緣膜的多個柱狀部。進而，夾在所述柱狀部間的所述第2絕緣層的寬度在所述第2絕緣層的至少一部分比夾在所述柱狀部間的所述積層膜的寬度更細。

相關申請

本申請享有以日本專利申請2019-167179號(申請日：2019年9月13日)為基礎申請的優先權。本申請通過參考該基礎申請而包含基礎申請的全部內容。

技術領域

本發明的實施方式涉及一種半導體存儲裝置及其制造方法。

背景技術

在三維半導體存儲器中，為了提高存儲器單元的特性，希望使信道半導體層的膜厚較薄。然而，如果使信道半導體層的膜厚較薄，那么可能會在信道半導體層的附近產生形狀異常。

發明內容

本發明的實施方式提供一種能夠抑制在半導體層附近產生形狀異常的半導體存儲裝置及其制造方法。

實施方式的半導體存儲裝置具備：襯底；積層膜，包含交替地設置于所述襯底上的多個第1絕緣層及多個電極層；及第2絕緣層，設置于所述積層膜上。所述裝置還具備包含依次設置于所述積層膜及所述第2絕緣層內的第1絕緣膜、電荷儲存層、第2絕緣膜、第1半導體層、及第3絕緣膜的多個柱狀部。進而，夾在所述柱狀部間的所述第2絕緣層的寬度在所述第2絕緣層的至少一部分中比夾在所述柱狀部間的所述積層膜的寬度更細。

附圖說明

圖1是表示第1實施方式的半導體存儲裝置的結構的剖視圖。

圖2是表示第1實施方式的半導體存儲裝置的結構的放大剖視圖。

圖3A及B是表示第1實施方式的半導體存儲裝置的結構的另一剖視圖。

圖4A及B是表示第1實施方式的半導體存儲裝置的制造方法的剖視圖。

圖5A及B是表示第1實施方式的半導體存儲裝置的制造方法的剖視圖。

圖6A及B是表示第1實施方式的半導體存儲裝置的制造方法的剖視圖。

圖7A及B是表示第1實施方式的半導體存儲裝置的制造方法的剖視圖。

圖8A及B是表示第1實施方式的半導體存儲裝置的制造方法的剖視圖。

圖9A及B是表示第1實施方式的半導體存儲裝置的制造方法的剖視圖。

圖10A及B是表示第1實施方式的半導體存儲裝置的制造方法的詳情的剖視圖。

具體實施方式

以下，一面參考附圖一面對實施方式進行說明。在圖1至圖10中，對相同的構成附注相同的符號，并省略重復的說明。

(第1實施方式)

圖1是表示第1實施方式的半導體存儲裝置的結構的剖視圖。圖1的半導體存儲裝置例如是三維半導體存儲器。

圖1的半導體存儲裝置具備襯底1、包含多個第1絕緣層2及多個電極層3的積層膜S、第2絕緣層4、及多個柱狀部C。各柱狀部C包含存儲器絕緣膜5、信道半導體層6、核心絕緣膜7、及核心半導體層8。圖1的半導體存儲裝置還具備多個接觸插塞9、及層間絕緣膜10。

襯底1例如是硅(Si)襯底等半導體襯底。圖1表示與襯底1的表面平行且相互垂直的X方向及Y方向、及與襯底1的表面垂直的Z方向。在本說明書中，將+Z方向作為上方向來對待，將-Z方向作為下方向來對待。-Z方向可以與重力方向一致，也可以與重力方向不一致。