[發明專利]視頻處理系統及視頻處理方法

有效

• 申請號: 202010091683.1
• 申請日: 2020-02-14
• 公開（公告）號: CN110913228B
• 公開（公告）日: 2020-06-05
• 發明（設計）人: 雷超方
• 申請（專利權）人: 南京芯馳半導體科技有限公司
• 主分類號: H04N19/42
• 分類號: H04N19/42;G07C5/08
• 代理公司: 北京德崇智捷知識產權代理有限公司 11467
• 代理人: 王雪

1.一種視頻處理系統，其特征在于，所述視頻處理系統包括：編碼器、解碼器和緩存器，所述緩存器與所述編碼器之間的距離小于第一閾值，所述第一閾值小于所述編碼器與系統內存之間的第一距離；所述緩存器與所述解碼器之間的距離小于第二閾值，所述第二閾值小于所述解碼器與所述系統內存之間的第二距離；

所述緩存器用于緩存第一中間數據和第二中間數據，所述第一中間數據是所述編碼器在進行編碼操作時生成的，所述第二中間數據是所述解碼器在進行解碼操作時生成的。

2.根據權利要求1所述的視頻處理系統，其特征在于，所述緩存器包括第一緩存塊和第二緩存塊；

所述第一緩存塊與所述解碼器相連，且所述第一緩存塊用于緩存所述第二中間數據；

所述第二緩存塊分時段與所述編碼器和所述解碼器中的一個相連，且在所述第二緩存塊與所述編碼器相連時用于緩存所述第一中間數據，在所述第二緩存塊與所述解碼器相連時用于緩存所述第二中間數據。

3.根據權利要求2所述的視頻處理系統，其特征在于，所述第二緩存塊包括第一子緩存塊和第二子緩存塊；

所述第一子緩存塊用于緩存第一地址區域內的第一中間數據或第二地址區域內的第二中間數據；

所述第二子緩存塊用于緩存第二地址區域內的第一中間數據或第一地址區域內的第二中間數據；

其中，所述第二地址區域中的地址高于所述第一地址區域中的地址。

4.根據權利要求2所述的視頻處理系統，其特征在于，所述視頻處理系統還包括緩存映射控制器和中央處理器，所述緩存映射控制器分別與所述緩存器和所述中央處理器相連；

所述中央處理器用于生成配置指令并向所述緩存映射控制器發送；

所述緩存映射控制器用于根據所述配置指令控制所述第一緩存塊與所述解碼器相連，并控制所述第二緩存塊分時段與所述編碼器和所述解碼器中的一個相連。

5.根據權利要求4所述的視頻處理系統，其特征在于，所述中央處理器，還用于獲取所述視頻處理系統所在車輛的運動狀態，根據所述運動狀態生成所述配置指令。

6.根據權利要求5所述的視頻處理系統，其特征在于，

當所述運動狀態為行駛狀態時，所述配置指令用于指示所述緩存映射控制器控制所述第一緩存塊與所述解碼器相連，所述第二緩存塊與所述編碼器相連；

當所述運動狀態為停靠狀態時，所述配置指令用于指示所述緩存映射控制器控制所述第一緩存塊與所述解碼器相連，所述第二緩存塊中的第一子緩存塊與所述編碼器相連，所述第二緩存塊中的第二子緩存塊與所述解碼器相連；

當所述運動狀態為停止狀態時，所述配置指令用于指示所述緩存映射控制器控制所述第一緩存塊和所述第二緩存塊分別與所述解碼器相連。

7.一種視頻處理方法，其特征在于，用于如權利要求1至6中任一所述的視頻處理系統中，所述方法包括：

通過所述編碼器進行編碼操作，將得到的第一中間數據緩存到所述緩存器中，或者，通過所述編碼器從所述緩存器中讀取所述第一中間數據，根據所述第一中間數據進行編碼操作；

通過所述解碼器進行解碼操作，將得到的第二中間數據緩存到所述緩存器中，或者，通過所述解碼器從所述緩存器中讀取所述第二中間數據，根據所述第二中間數據進行解碼操作。

8.根據權利要求7所述的方法，其特征在于，當所述緩存器包括第一緩存塊和第二緩存塊，且所述視頻處理系統還包括緩存映射控制器和中央處理器時，所述方法還包括：

通過所述中央處理器生成配置指令，并將所述配置指令發送給所述緩存映射控制器；

通過所述緩存映射控制器根據所述配置指令控制所述第一緩存塊與所述解碼器相連，并控制所述第二緩存塊分時段與所述編碼器和所述解碼器中的一個相連。

9.根據權利要求8所述的方法，其特征在于，所述通過所述中央處理器生成配置指令，包括：

通過所述中央處理器獲取所述視頻處理系統所在車輛的運動狀態；

通過所述中央處理器根據所述運動狀態生成所述配置指令。

10.根據權利要求9所述的方法，其特征在于，

當所述運動狀態為行駛狀態時，所述配置指令用于指示所述緩存映射控制器控制所述第一緩存塊與所述解碼器相連，所述第二緩存塊與所述編碼器相連；

當所述運動狀態為停靠狀態時，所述配置指令用于指示所述緩存映射控制器控制所述第一緩存塊與所述解碼器相連，所述第二緩存塊中的第一子緩存塊與所述編碼器相連，所述第二緩存塊中的第二子緩存塊與所述解碼器相連；

當所述運動狀態為停止狀態時，所述配置指令用于指示所述緩存映射控制器控制所述第一緩存塊和所述第二緩存塊分別與所述解碼器相連。