[發(fā)明專(zhuān)利]一種基于SOC的電力直流系統(tǒng)故障錄播方法

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• 申請(qǐng)?zhí)枺?/td>: 202010089203.8
• 申請(qǐng)日: 2020-02-12
• 公開(kāi)（公告）號(hào): CN111339025A
• 公開(kāi)（公告）日: 2020-06-26
• 發(fā)明（設(shè)計(jì)）人: 李萬(wàn)林;王奇;張陽(yáng)
• 申請(qǐng)（專(zhuān)利權(quán)）人: 南京音視軟件有限公司
• 主分類(lèi)號(hào): G06F15/78
• 分類(lèi)號(hào): G06F15/78;H04L29/06;H04B3/54
• 代理公司: 江蘇圣典律師事務(wù)所 32237
• 代理人: 胡建華;于瀚文

1.一種基于SOC的電力直流系統(tǒng)故障錄播方法，其特征在于，包括交流信號(hào)調(diào)理模塊、直流信號(hào)調(diào)理模塊、AD采樣模塊、8080處理器接口SOC模塊、AD采樣時(shí)序SOC模塊、數(shù)據(jù)FIFO緩沖管理SOC模塊、UDP封裝SOC模塊、IP封裝SOC模塊、MAC封裝SOC模塊、MAC控制器模塊、以太網(wǎng)PHY模塊和系統(tǒng)時(shí)鐘SOC模塊；

所述交流信號(hào)調(diào)理模塊對(duì)接入的220V/380V工頻交流電壓或電流信號(hào)進(jìn)行ESD防護(hù)、信號(hào)取樣、信號(hào)濾波和信號(hào)隔離，變換成適合ADC采樣的模擬信號(hào)；

所述直流信號(hào)調(diào)理模塊對(duì)接入的220V/380V直流電壓或電流信號(hào)進(jìn)行ESD防護(hù)、信號(hào)取樣、信號(hào)濾波和信號(hào)隔離，變換成適合ADC采樣的模擬信號(hào)；

所述AD采樣模塊對(duì)輸入的模擬信號(hào)進(jìn)行采樣、量化、編碼、緩存，AD采樣模塊包含Intel8080CPU接口，其它模塊能夠通過(guò)Intel 8080CPU接口獲取采樣數(shù)據(jù)；

所述8080處理器接口SOC模塊用于在FPGA中使用邏輯實(shí)現(xiàn)Intel 8080CPU讀寫(xiě)時(shí)序，從具有8080CPU接口的AD采樣模塊讀寫(xiě)數(shù)據(jù)；

所述AD采樣時(shí)序SOC模塊在FPGA中使用邏輯完成AD采樣數(shù)據(jù)讀取的狀態(tài)機(jī)時(shí)序，把數(shù)據(jù)從AD采樣模塊讀取到數(shù)據(jù)FIFO緩沖區(qū)；

所述數(shù)據(jù)FIFO緩沖區(qū)管理SOC模塊在FPGA中使用邏輯算法完成采樣數(shù)據(jù)的先入先出的緩沖功能，為數(shù)據(jù)打包準(zhǔn)備數(shù)據(jù)；

所述UDP封裝SOC模塊在FPGA中使用邏輯算法把AD采樣數(shù)據(jù)從FIFO緩沖區(qū)中取出來(lái)，打包拼接上UDP首部，計(jì)算首部校驗(yàn)和，封裝成UDP報(bào)文，轉(zhuǎn)交給IP封裝SOC模塊；

所述IP封裝SOC模塊在FPGA中使用邏輯算法把UDP報(bào)文拼接上IP協(xié)議的首部，計(jì)算IP校驗(yàn)和，封裝成IP數(shù)據(jù)包，轉(zhuǎn)交給MAC封裝SOC模塊；

所述MAC封裝SOC模塊在FPGA中使用邏輯算法把IP數(shù)據(jù)包添加上首部和尾部，并計(jì)算CRC校驗(yàn)和，封裝成MAC幀，發(fā)送給MAC控制器模塊；

所述MAC控制器模塊完成以太網(wǎng)媒體接入?yún)f(xié)議CSMA/CD，把MAC幀發(fā)送到以太網(wǎng)；

所述以太網(wǎng)PHY模塊完成線(xiàn)路編碼和解碼功能，把以太網(wǎng)數(shù)據(jù)發(fā)送到網(wǎng)絡(luò)雙絞線(xiàn)上；

所述系統(tǒng)時(shí)鐘SOC模塊在FPGA中利用模擬PLL或者數(shù)字PLL產(chǎn)生系統(tǒng)中所有其他模塊運(yùn)行需要的時(shí)鐘，并管理所述時(shí)鐘。

2.根據(jù)權(quán)利要求1所述的方法，其特征在于，系統(tǒng)通過(guò)執(zhí)行如下步驟完成電力直流系統(tǒng)的故障錄播：

步驟A，系統(tǒng)時(shí)鐘SOC模塊利用VHDL算法生成所有其他模塊運(yùn)行所需要的時(shí)鐘，時(shí)鐘基準(zhǔn)為25MHz，利用PLL鎖相環(huán)生成包括100MHz、50MHz在內(nèi)的各種模塊時(shí)鐘；

步驟B，調(diào)用FPGA開(kāi)發(fā)環(huán)境中的IP核MAC控制器，利用FPGA集成開(kāi)發(fā)環(huán)境配置MAC控制器參數(shù)，例化MAC控制器模塊，發(fā)送和接收測(cè)試MAC幀；

步驟C，編寫(xiě)調(diào)試MAC封裝SOC模塊，7個(gè)字節(jié)前導(dǎo)插入和1個(gè)字節(jié)SFD，6個(gè)字節(jié)的目的MAC地址，6個(gè)字節(jié)的源MAC地址，2個(gè)字節(jié)的幀類(lèi)型，46～1500字節(jié)的幀數(shù)據(jù)和4個(gè)字節(jié)的CRC校驗(yàn)，調(diào)試方法是每秒發(fā)送固定內(nèi)容的MAC幀，利用PC機(jī)網(wǎng)絡(luò)接口接收，直到接收無(wú)誤；

步驟D，編寫(xiě)調(diào)試IP封裝SOC模塊，字段包括版本字段，首部長(zhǎng)度，服務(wù)類(lèi)型，總長(zhǎng)度，標(biāo)識(shí)，標(biāo)志，片偏移，TTL，協(xié)議，首部校驗(yàn)和，源IP地址，目的IP地址，調(diào)試方法是利用PC機(jī)網(wǎng)絡(luò)接口和WireShark軟件抓取FPGA芯片發(fā)過(guò)來(lái)的調(diào)試IP包，直到收到正確的IP報(bào)文；

步驟E，編寫(xiě)調(diào)試UDP封裝SOC模塊，字段包括源端口、目的端口、長(zhǎng)度、校驗(yàn)和，在計(jì)算校驗(yàn)和的時(shí)候需要構(gòu)造偽首部，調(diào)試方法為利用PC機(jī)網(wǎng)絡(luò)接口和WireShark軟件抓取FPGA芯片發(fā)過(guò)來(lái)的調(diào)試UDP包，直到收到正確的UDP報(bào)文；

步驟F，編寫(xiě)AD采樣SOC模塊，包括調(diào)試8080CPU時(shí)序，AD電路采樣指令下發(fā)和采樣數(shù)據(jù)讀取時(shí)序，8080CPU時(shí)序的調(diào)試需要利用示波器觀(guān)察產(chǎn)生的硬件信號(hào)，或者利用FPGA開(kāi)發(fā)工具自帶的SignalTap觀(guān)察SOC產(chǎn)生的時(shí)序信號(hào)。