[發(fā)明專利]混合內(nèi)存模塊以及操作混合內(nèi)存模塊的系統(tǒng)和方法

在審

• 申請?zhí)枺?/td>: 202010083537.4
• 申請日: 2014-11-07
• 公開（公告）號: CN111274063A
• 公開（公告）日: 2020-06-12
• 發(fā)明（設(shè)計）人: 炫·李;杰斯·R·巴克達;池社·陳;杰弗里·C·所羅門;馬里奧·杰西·馬丁內(nèi)斯;浩·樂;淑·J·蔡
• 申請（專利權(quán)）人: 奈特力斯股份有限公司
• 主分類號: G06F11/10
• 分類號: G06F11/10;G06F12/02;G06F12/06;G06F12/0868;G06F12/0871;G06F13/28;G06F12/0897;G06F3/06
• 代理公司: 上海晨皓知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31260
• 代理人: 成麗杰

1.一種用于計算機系統(tǒng)的存儲器模塊，所述計算機系統(tǒng)包含耦合到存儲器信道的存儲器控制器，所述存儲器信道包含數(shù)據(jù)總線和控制/地址C/A總線，所述存儲器模塊包括：

印刷電路板PCB；

安裝在所述PCB上且耦合到所述存儲器信道的易失性存儲器子系統(tǒng)，所述易失性存儲器子系統(tǒng)包括能夠充當(dāng)所述計算機系統(tǒng)的主存儲器的動態(tài)隨機存取內(nèi)存(DRAM)裝置；

安裝在所述PCB上的非易失性存儲器子系統(tǒng)，其為所述計算機系統(tǒng)提供存儲裝置；以及

安裝在所述PCB上的模塊控制器，其耦合到所述易失性存儲器子系統(tǒng)、所述非易失性存儲器子系統(tǒng)以及所述存儲器信道；其中：

所述模塊控制器經(jīng)配置用于響應(yīng)經(jīng)由所述存儲器信道接收到的一個模塊內(nèi)數(shù)據(jù)傳輸命令來控制從所述易失性存儲器子系統(tǒng)到所述非易失性存儲器子系統(tǒng)的數(shù)據(jù)傳送；

所述易失性存儲器子系統(tǒng)經(jīng)配置用于經(jīng)由所述C/A總線接收一個與所述模塊內(nèi)數(shù)據(jù)傳輸命令所指定的DRAM裝置的地址相對應(yīng)的虛讀命令，更進一步的用于響應(yīng)所述虛讀命令使得所述DRAM裝置輸出第一數(shù)據(jù)；

所述模塊控制器經(jīng)配置更進一步用于在接收到所述模塊控制器命令之后經(jīng)由所述C/A總線接收所述虛讀命令，并響應(yīng)所述虛讀命令來搶奪從所述DRAM裝置輸出的所述第一數(shù)據(jù)，所述模塊控制器經(jīng)配置更進一步用于將所述第一數(shù)據(jù)經(jīng)由所述閃存接口傳送到所述非易失性存儲器子系統(tǒng)。

2.根據(jù)權(quán)利要求1所述的存儲器模塊，其進一步包括用于所述模塊內(nèi)數(shù)據(jù)傳送的可選數(shù)據(jù)路徑，其可經(jīng)所述模塊控制器選擇在所述易失性存儲器子系統(tǒng)和所述數(shù)據(jù)總線之間傳輸正常讀寫數(shù)據(jù)，或在所述模塊控制器和所述非易失性存儲器子系統(tǒng)之間傳輸所述第一數(shù)據(jù)，其中所述可選數(shù)據(jù)路徑不包含所述數(shù)據(jù)總線。

3.根據(jù)權(quán)利要求2所述的存儲器模塊，其中所述可選數(shù)據(jù)路徑包含受所述模塊控制器控制的開關(guān)電路。

4.根據(jù)權(quán)利要求2所述的存儲器模塊，其進一步包括數(shù)據(jù)緩沖電路，可配置為在所述數(shù)據(jù)總線與所述DRAM裝置之間或在所述數(shù)據(jù)總線與所述模塊控制器之間緩沖數(shù)據(jù)信號，其中所述模塊控制器通過改變所述模塊控制器的數(shù)據(jù)輸入/輸出中的三態(tài)電路以及所述數(shù)據(jù)緩沖電路的數(shù)據(jù)輸入/輸出中的三態(tài)電路來實現(xiàn)選擇在所述易失性存儲器子系統(tǒng)和所述數(shù)據(jù)總線之間傳輸正常讀寫數(shù)據(jù)，或在所述模塊控制器和所述非易失性存儲器子系統(tǒng)之間傳輸所述第一數(shù)據(jù)。

5.根據(jù)權(quán)利要求1所述的存儲器模塊，其進一步包括耦合到所述模塊控制器的數(shù)據(jù)緩沖器，其中所述第一數(shù)據(jù)在被傳送到所述非易失性存儲器子系統(tǒng)之前被存儲在所述數(shù)據(jù)緩沖器中。

6.根據(jù)權(quán)利要求5所述的存儲器模塊，其中所述數(shù)據(jù)緩沖器經(jīng)由一組C/A信號線和一組數(shù)據(jù)信號線耦合到所述模塊控制器，并且其中所述模塊控制器經(jīng)由所述組C/A信號線向所述數(shù)據(jù)緩沖器發(fā)出存儲器命令，以使得所述數(shù)據(jù)緩沖器通過響應(yīng)所述存儲器命令來接收來自所述模塊控制器的所述第一數(shù)據(jù)。

7.根據(jù)權(quán)利要求6所述的存儲器模塊，其中所述數(shù)據(jù)緩沖器包括DRAM，并且其中所述存儲器模塊經(jīng)配置使得所述數(shù)據(jù)緩沖器充當(dāng)所述易失性存儲器子系統(tǒng)的高速緩沖內(nèi)存。

8.根據(jù)權(quán)利要求1所述的存儲器模塊，其中所述非易失性存儲器子系統(tǒng)包含被分割成主存儲空間和暫存存儲空間的存儲空間，并且其中所述非易失性存儲器子系統(tǒng)使用所述暫存存儲空間來均衡所述主存儲空間的耗損。

9.根據(jù)權(quán)利要求8所述的存儲器模塊，其中所述模塊控制器用于將來自所述易失性存儲器子系統(tǒng)的數(shù)據(jù)存儲到所述暫存存儲空間中，并且隨后將所述數(shù)據(jù)移動到所述主存儲空間中。

10.根據(jù)權(quán)利要求1所述的存儲器模塊，其進一步包括網(wǎng)絡(luò)接口電路，其中所述存儲器模塊經(jīng)由所述網(wǎng)絡(luò)接口電路直接耦合到另一存儲器模塊，并且經(jīng)由所述網(wǎng)絡(luò)接口電路從另一個存儲器模塊接收數(shù)據(jù)且將數(shù)據(jù)發(fā)送到另一個存儲器模塊。