[發明專利]可編程可抹除的非易失性存儲器

有效

• 申請號: 202010081712.6
• 申請日: 2020-02-06
• 公開（公告）號: CN111696607B
• 公開（公告）日: 2022-05-17
• 發明（設計）人: 孫文堂;陳學威;黎俊霄;陳緯仁;廖弘毅
• 申請（專利權）人: 力旺電子股份有限公司
• 主分類號: G11C16/04
• 分類號: G11C16/04;G11C16/14;G11C16/26;H01L27/11517;H01L27/11521
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 李芳華

一種可編程可抹除的非易失性存儲器，包括存儲單元陣列與感測電路。存儲單元陣列中包括通用存儲單元與參考存儲單元皆連接至字線。該感測電路包括電流比較器。該通用存儲單元的編程效率與抹除效率大于該參考存儲單元的該編程效率與該抹除效率。于讀取動作且該字線動作時，該通用存儲單元產生讀取電流至該電流比較器，該參考存儲單元產生參考電流至該電流比較器。該電流比較器根據該參考電流以及該讀取電流來輸出數據信號用以指出該通用存儲單元的儲存狀態。

技術領域

本發明是有關于一種非易失性存儲器(nonvolatile memory)，且特別是有關于一種可編程可抹除的非易失性存儲器。

背景技術

請參照圖1A至圖1D，其所繪示為已知可編程可抹除的非易失性存儲器的一個存儲單元(memory cell)，其公開于美國專利US 8,592,886。其中，圖1A為存儲單元的上視圖；圖1B為存儲單元的第一方向(a1 a2方向)剖面圖；圖1C為存儲單元的第二方向(b1 b2方向)剖面圖；以及，圖1D為存儲單元的等效電路圖。

由圖1A與圖1B可知，已知非易失性存儲器的存儲單元中包括兩個串接的p型晶體管制作于N型井區(NW)。在N型井區NW中包括三個p型摻雜區域31、32、33，在三個p型摻雜區域31、32、33之間的表面上方包括兩個由多晶硅(polysilicon)所組成的柵極34、36。

第一p型晶體管作為選擇晶體管，其選擇柵極34連接至選擇柵極電壓(V_SG)，p型摻雜區域31連接至源極線電壓(V_SL)。再者，p型摻雜區域32可視為第一p型晶體管的p型摻雜區域與第二p型晶體管的p型摻雜區域相互連接。第二p型晶體管作為浮動柵晶體管，其上方包括浮動柵極36，其p型摻雜區域33連接至位線電壓(V_BL)。而N型井區(NW)系連接至N型井區電壓(V_NW)。

由圖1A與圖1C可知，已知非易失性存儲器的存儲單元中還包括一個n型晶體管，或者可說包括一浮動柵極36以及一個抹除柵區域(erase gate region)35所組合而成的元件。n型晶體管制作于P型井區(PW)。在P型井區(PW)中包括一個n型摻雜區域38。換言之，抹除柵區域35包括P型井區(PW)以及n型摻雜區域38。

如圖1A所示，浮動柵極36向外延伸并相鄰于抹除柵區域35。因此，浮動柵極36可視為n型晶體管的柵極，而n型摻雜區域38可視為n型源極摻雜區域與n型漏極摻雜區域相互連接。再者，n型摻雜區域38連接至抹除線電壓(erase line voltage，V_EL)。而P型井區(PW)連接至P型井區電壓(V_PW)。再者，由圖1C可知，抹除柵區域35與N型井區(NW)之間可以被隔離結構(isolating structure)39所區隔，此隔離結構39例如為淺溝槽隔離(shallow trenchisolation，STI)結構。

由圖1D的等效電路可知，非易失性存儲器的存儲單元包括選擇晶體管、浮動柵晶體管與n型晶體管。其中，選擇晶體管與浮動柵晶體管皆為p型晶體管并制作于N型井區(NW)，且N型井區(NW)接收N型井區電壓(V_NW)。另外，n型晶體管制作于P型井區(PW)，且P型井區(PW)接收P型井區電壓(V_PW)。

選擇晶體管的選擇柵極端接收選擇柵極電壓(V_SG)，選擇晶體管的第一源/漏端接收源極線電壓(V_SL)。浮動柵晶體管的第一源/漏端連接至選擇晶體管的第二源/漏端，浮動柵晶體管的第二源/漏端接收位線電壓(V_BL)。n型晶體管的柵極端與浮動柵晶體管的浮動柵極相互連接，n型晶體管的第一源/漏端與n型晶體管的第二源/漏端相互連接并接收抹除線電壓(erase line voltage，V_EL)。