[發明專利]C形溝道部半導體器件及其制造方法及包括其的電子設備

在審

• 申請號: 202010072948.3
• 申請日: 2020-01-21
• 公開（公告）號: CN111261700A
• 公開（公告）日: 2020-06-09
• 發明（設計）人: 朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/10
• 分類號: H01L29/10;H01L29/78;H01L29/06;H01L21/336
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

公開了一種C形溝道部半導體器件及其制造方法及包括這種半導體器件的電子設備。根據實施例，半導體器件可以包括：襯底上的溝道部，溝道部包括兩個或更多個在相對于襯底的橫向方向上彼此間隔開且各自的截面呈C形的彎曲納米片或納米線；相對于襯底分別處于溝道部的上下兩端的源/漏部；以及柵堆疊，柵堆疊圍繞溝道部中各納米片或納米線的外周。

技術領域

本公開涉及半導體領域，更具體地，涉及具有C形納米片或納米線 溝道部的半導體器件及其制造方法及包括這種半導體器件的電子設備。

背景技術

隨著半導體器件的不斷小型化，提出了各種結構的器件例如鰭式場 效應晶體管(FinFET)、多橋溝道場效應晶體管(MBCFET)等。但是， 這些器件在增加集成密度和增強器件性能方面由于器件結構的限制而改 進的空間仍然不能滿足要求。

另外，由于光刻和刻蝕等工藝的波動，豎直納米片或納米線器件如 金屬氧化物半導體場效應晶體管(MOSFET)難以控制納米片或納米線 的厚度或直徑。

發明內容

有鑒于此，本公開的目的至少部分地在于提供一種具有C形納米片 或納米線溝道部的半導體裝置及其制造方法及包括這種半導體裝置的電 子設備。

根據本公開的一個方面，提供了一種半導體器件，包括：襯底上的 溝道部，溝道部包括兩個或更多個在相對于襯底的橫向方向上彼此間隔 開且各自的截面呈C形的彎曲納米片或納米線；相對于襯底分別處于溝 道部的上下兩端的源/漏部；以及柵堆疊，柵堆疊圍繞溝道部中各納米片 或納米線的外周。

根據本公開的另一方面，提供了一種制造半導體器件的方法，包括： 在襯底上設置第一材料層、第二材料層和第三材料層的堆疊；將所述堆 疊構圖為沿第一方向延伸的條狀結構；在條狀結構在與第一方向相交的 第二方向上的相對兩側，使第二材料層的側壁相對于第一材料層和第三 材料層的側壁橫向凹入，從而限定第一凹入部；在第二材料層被第一凹 入部露出的側壁上形成第一溝道層；在第一凹入部的剩余空間中形成第 一位置保持層；在第一材料層和第三材料層中形成源/漏部；將條狀結構 在第一方向上分離為若干段；在襯底上形成隔離層；去除第二材料層和 第一位置保持層；以及在隔離層上圍繞第一溝道層形成柵堆疊。

根據本公開的另一方面，提供了一種電子設備，包括上述半導體器 件。

根據本公開的實施例，提出了一種新型結構的半導體裝置，可以具 有高性能和高密度的優點。

附圖說明

通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他 目的、特征和優點將更為清楚，在附圖中：

圖1至24(c)示意性示出了根據本公開實施例的制造半導體裝置的流 程中的一些階段；

圖25示意性示出了根據本公開另一實施例的溝道層的堆疊配置；

圖26至29示意性示出了根據本公開另一實施例的制造半導體器件 的流程中的一些階段，其中：

圖1、2、3(a)、4至9、10(a)、10(b)、11、12、13(a)、13(b)、16(a)、 17(a)、18(a)、19(a)、21(a)、22(a)、23(a)、24(a)、26至29是沿AA′線的 截面圖；

圖3(b)、3(c)、14(a)、14(b)、15(a)、19(d)、20、24(c)是俯視圖；

圖15(b)、16(b)、16(c)、17(b)、17(c)、18(b)、19(b)、21(b)、22(b)、 23(b)、24(b)是沿BB′線的截面圖；

圖18(c)、19(c)、21(c)、22(c)、23(c)是沿CC′線的截面圖；

圖25是沿沿AA′線的局部截面圖。