[發(fā)明專(zhuān)利]數(shù)據(jù)傳輸方法、裝置和系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 202010072699.8
• 申請(qǐng)日: 2020-01-21
• 公開(kāi)（公告）號(hào): CN111327603B
• 公開(kāi)（公告）日: 2021-04-20
• 發(fā)明（設(shè)計(jì)）人: 鄢貴海;盧文巖;石陽(yáng);肖凡
• 申請(qǐng)（專(zhuān)利權(quán)）人: 中科馭數(shù)（北京）科技有限公司
• 主分類(lèi)號(hào): H04L29/06
• 分類(lèi)號(hào): H04L29/06;H04L29/12;H04L1/18;H04B10/516
• 代理公司: 北京金咨知識(shí)產(chǎn)權(quán)代理有限公司 11612
• 代理人: 宋教花

1.一種數(shù)據(jù)傳輸裝置，其特征在于，所述數(shù)據(jù)傳輸裝置集成在現(xiàn)場(chǎng)可編程門(mén)陣列FPGA上，所述裝置包括：協(xié)議棧邏輯控制單元、收發(fā)控制邏輯單元、數(shù)據(jù)交互控制單元以及超萬(wàn)兆級(jí)光收發(fā)單元，其中，

所述協(xié)議棧邏輯控制單元用于根據(jù)來(lái)自所述收發(fā)控制邏輯單元的待發(fā)送數(shù)據(jù)信息從外部存儲(chǔ)器獲取待發(fā)送數(shù)據(jù)，并根據(jù)傳輸控制協(xié)議/網(wǎng)際協(xié)議TCP/IP協(xié)議對(duì)所述待發(fā)送數(shù)據(jù)進(jìn)行編碼后通過(guò)所述超萬(wàn)兆級(jí)光收發(fā)單元發(fā)送編碼后的數(shù)據(jù)，以及對(duì)通過(guò)所述超萬(wàn)兆級(jí)光收發(fā)單元接收的待接收數(shù)據(jù)根據(jù)所述TCP/IP協(xié)議解碼后發(fā)送至所述收發(fā)控制邏輯單元，其中，所述待發(fā)送數(shù)據(jù)信息包括：目標(biāo)IP地址和目標(biāo)端口號(hào)、數(shù)據(jù)存儲(chǔ)信息；

所述收發(fā)控制邏輯單元用于接收來(lái)自中央處理器CPU的所述待發(fā)送數(shù)據(jù)信息、并根據(jù)預(yù)先存儲(chǔ)的IP記錄信息驗(yàn)證所述待發(fā)送數(shù)據(jù)信息的合法性，當(dāng)所述待發(fā)送數(shù)據(jù)信息合法時(shí)，將所述待發(fā)送數(shù)據(jù)信息發(fā)送至所述協(xié)議棧邏輯控制單元，以及根據(jù)所述IP記錄信息驗(yàn)證來(lái)自所述協(xié)議棧邏輯控制單元的解碼后的待接收數(shù)據(jù)的合法性，當(dāng)數(shù)據(jù)合法時(shí)，將所述解碼后的待接收數(shù)據(jù)存儲(chǔ)至所述外部存儲(chǔ)器；

所述數(shù)據(jù)交互控制單元用于所述收發(fā)控制邏輯單元與所述CPU之間的通信；

所述超萬(wàn)兆級(jí)光收發(fā)單元用于發(fā)送/接收數(shù)據(jù)，并能夠發(fā)送/接收超萬(wàn)兆級(jí)數(shù)據(jù)；

所述協(xié)議棧邏輯控制單元包括：MAC接收模塊、TCP/IP解碼模塊、數(shù)據(jù)傳輸控制模塊、兩個(gè)TCP/IP編碼模塊、兩個(gè)MAC發(fā)送模塊和多鏈接控制模塊；

所述MAC接收模塊連接所述TCP/IP解碼模塊和所述超萬(wàn)兆級(jí)光收發(fā)單元，用于基于先進(jìn)先出FIFO接收來(lái)自所述超萬(wàn)兆級(jí)光收發(fā)單元的待接收數(shù)據(jù)；

所述TCP/IP解碼模塊用于對(duì)所述待接收數(shù)據(jù)進(jìn)行解碼操作，所述解碼操作包括：解析數(shù)據(jù)類(lèi)型、提取數(shù)據(jù)IP信息、以及計(jì)算數(shù)據(jù)在所述外部存儲(chǔ)器中的存儲(chǔ)地址；

所述數(shù)據(jù)傳輸控制模塊用于接收所述待發(fā)送數(shù)據(jù)信息、并根據(jù)所述待發(fā)送數(shù)據(jù)信息從所述外部存儲(chǔ)器中獲取所述待發(fā)送數(shù)據(jù)以及判斷該待發(fā)送數(shù)據(jù)的數(shù)據(jù)類(lèi)型；

所述TCP/IP編碼模塊用于對(duì)來(lái)自所述數(shù)據(jù)傳輸控制模塊的待發(fā)送數(shù)據(jù)、根據(jù)其數(shù)據(jù)類(lèi)型進(jìn)行編碼操作；

所述MAC發(fā)送模塊連接所述TCP/IP編碼模塊和所述超萬(wàn)兆級(jí)光收發(fā)單元，用于基于先進(jìn)先出FIFO將經(jīng)過(guò)編碼操作的待發(fā)送數(shù)據(jù)發(fā)送至所述超萬(wàn)兆級(jí)光收發(fā)單元；

所述兩個(gè)TCP/IP編碼模塊和兩個(gè)MAC發(fā)送模塊采用乒乓操作方式進(jìn)行工作；

所述多鏈接控制模塊分別與TCP/IP解碼模塊和TCP/IP編碼模塊連接，用于控制與多個(gè)目標(biāo)IP地址之間的鏈接。

2.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述協(xié)議棧邏輯控制單元還包括如下至少之一：

數(shù)據(jù)包探測(cè)Ping控制模塊，用于接收來(lái)自所述收發(fā)控制邏輯單元的Ping請(qǐng)求數(shù)據(jù)并轉(zhuǎn)發(fā)至所述數(shù)據(jù)傳輸控制模塊，以及接收來(lái)自所述MAC接收模塊的經(jīng)過(guò)解碼的Ping響應(yīng)數(shù)據(jù)，其中，所述Ping請(qǐng)求數(shù)據(jù)包括：Ping請(qǐng)求指令、目標(biāo)IP地址和目標(biāo)端口號(hào)；

重傳控制模塊，用于緩存所述數(shù)據(jù)傳輸控制模塊獲取的待發(fā)送數(shù)據(jù)，并響應(yīng)于觸發(fā)重傳操作，將緩存的待發(fā)送數(shù)據(jù)發(fā)送至所述數(shù)據(jù)傳輸控制模塊進(jìn)行數(shù)據(jù)重新發(fā)送操作；

心跳控制模塊，用于獲取來(lái)自所述MAC接收模塊的經(jīng)過(guò)解碼的心跳包數(shù)據(jù)，并將所述心跳包數(shù)據(jù)發(fā)送至所述數(shù)據(jù)傳輸控制模塊。

3.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述收發(fā)控制邏輯單元包括：

數(shù)據(jù)發(fā)送模塊，用于將來(lái)自所述CPU的、經(jīng)由所述數(shù)據(jù)交互控制單元轉(zhuǎn)發(fā)的、合法的待發(fā)送數(shù)據(jù)信息發(fā)送至所述數(shù)據(jù)傳輸控制模塊；

IP信息記錄模塊，用于存儲(chǔ)IP記錄信息、并根據(jù)所述IP記錄信息驗(yàn)證數(shù)據(jù)的合法性，所述IP記錄信息包括：IP地址和相應(yīng)的端口號(hào)；

數(shù)據(jù)接收模塊，用于接收來(lái)自所述TCP/IP解碼模塊解碼后的、合法的待接收數(shù)據(jù)，并將該待接收數(shù)據(jù)存儲(chǔ)至所述外部存儲(chǔ)器；

所述數(shù)據(jù)發(fā)送模塊還用于基于所述數(shù)據(jù)交互控制單元傳輸?shù)闹噶钔ㄖ鯥P信息記錄模塊更新所述IP記錄信息，根據(jù)所述數(shù)據(jù)交互控制單元傳輸?shù)陌l(fā)送數(shù)據(jù)包指令計(jì)算出待發(fā)送數(shù)據(jù)在外部存儲(chǔ)器中的位置及數(shù)據(jù)長(zhǎng)度、并將其發(fā)送至所述協(xié)議棧邏輯控制單元。

4.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述數(shù)據(jù)交互控制單元通過(guò)高速串行計(jì)算機(jī)擴(kuò)展總線PCIE與所述CPU連接。