[發(fā)明專利]半導體結(jié)構及其形成方法

有效

• 申請?zhí)枺?/td>: 202010071747.1
• 申請日: 2020-01-21
• 公開（公告）號: CN113223961B
• 公開（公告）日: 2023-03-24
• 發(fā)明（設計）人: 張海洋;劉盼盼;遲帥杰
• 申請（專利權）人: 中芯國際集成電路制造（天津）有限公司;中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/10
• 代理公司: 上海知錦知識產(chǎn)權代理事務所(特殊普通合伙) 31327
• 代理人: 王立娜;湯陳龍

一種半導體結(jié)構及其形成方法，所述方法包括：提供基底；在所述基底上形成懸空的納米片結(jié)構；在所述納米片結(jié)構上形成包裹所述納米片結(jié)構的溝道材料層；去除所述溝道材料層內(nèi)的納米片結(jié)構，形成具有空心結(jié)構的溝道層，從而提升了溝道層的散熱能力，提升了器件的性能。

技術領域

本發(fā)明涉及半導體制造領域，尤其涉及一種半導體結(jié)構及其形成方法。

背景技術

隨著半導體器件的元件密度和集成度的提高，晶體管的柵極尺寸也越來越小，而晶體管的柵極尺寸變短會使晶體管產(chǎn)生短溝道效應，進而產(chǎn)生漏電流，最終影響半導體器件的電學性能。

為了克服晶體管的短溝道效應、抑制漏電流，三維晶體管技術得到了發(fā)展，其中，納米片場效應晶體管(NanoSheet FET)能夠在減小晶體管尺寸的同時，克服短溝道效應，抑制漏電流。

然而，現(xiàn)有技術制備的納米片器件的性能仍有待提高。

發(fā)明內(nèi)容

本發(fā)明實施例提供一種半導體結(jié)構及其形成方法，以改善器件性能以及性能均一性。

本發(fā)明實施例提供一種半導體結(jié)構的形成方法，包括：

提供基底；

在所述基底上形成懸空的納米片結(jié)構；

在所述納米片結(jié)構上形成包裹所述納米片結(jié)構的溝道材料層；

去除所述溝道材料層內(nèi)的納米片結(jié)構，形成具有空心結(jié)構的溝道層。

相應的，本發(fā)明實施例還提供一種半導體結(jié)構，包括：

基底；

位于所述基底上的溝道層，且所述溝道層為空心結(jié)構。

與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點：

在本發(fā)明實施例中，在形成懸空的納米片結(jié)構后，還進一步形成包裹所述納米片結(jié)構的溝道材料層，并去除所述溝道材料層內(nèi)的納米片結(jié)構，進而形成具有空心結(jié)構的溝道層，從而提升了溝道層的散熱能力，提升了器件的性能。

附圖說明

圖1為一種半導體結(jié)構的結(jié)構圖；

圖2至圖14是本發(fā)明半導體結(jié)構的形成方法一實施例中各步驟對應的結(jié)構示意圖；

圖15至圖20是本發(fā)明半導體結(jié)構的形成方法另一實施例中各步驟對應的結(jié)構示意圖。

具體實施方式

由背景技術可知，現(xiàn)有技術制備的納米片器件的性能。現(xiàn)結(jié)合一種半導體結(jié)構的形成方法分析器件性能有待提高的原因。

具體的，在形成懸空的納米片結(jié)構后，會繼續(xù)形成柵極全包圍(gate-all-around，GAA)結(jié)構，使形成的柵極完全包圍納米片結(jié)構，并以被柵極包圍的納米片結(jié)構作為器件的溝道層，進而通過柵極及溝道層進行器件控制，然而，由于溝道層被柵極包圍，使其對應的散熱能力極其有限，因而容易造成溝道層的傳輸和控制能力下降，使得器件性能對應下降。

例如，參考圖1，納米片結(jié)構101作為器件的溝道層，被柵極102包圍，并與源漏摻雜層103相接，發(fā)明人發(fā)現(xiàn)，這種結(jié)構的器件，由于溝道層(納米片結(jié)構101)被包圍在柵極102之內(nèi)，其本身的熱量不易散發(fā)，而在通過對柵極102通電進行溝道層的載流子的控制時，柵極102本身即會產(chǎn)生熱量，進而使得被柵極102包圍的溝道層(納米片結(jié)構101)進一步受熱而容易造成溝道層的傳輸和控制能力下降，使得器件性能對應下降。

基于此，在本發(fā)明實施例中，在形成懸空的納米片結(jié)構后，還進一步形成包裹所述納米片結(jié)構的溝道材料層，并去除所述溝道材料層內(nèi)的納米片結(jié)構，進而形成具有空心結(jié)構的溝道層，從而提升了溝道層的散熱能力，從而提升了器件的性能。