[發(fā)明專利]半導體存儲裝置

在審

• 申請?zhí)枺?/td>: 202010066961.8
• 申請日: 2020-01-20
• 公開（公告）號: CN112447232A
• 公開（公告）日: 2021-03-05
• 發(fā)明（設計）人: 武木田秀人
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: G11C16/08
• 分類號: G11C16/08;G11C16/10;G11C16/12;G11C16/24;G11C5/14
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 張世俊

本發(fā)明的實施方式提供一種能夠抑制錯誤位的產生，且能夠縮短寫入動作的總時間的半導體存儲裝置。實施方式的半導體存儲裝置包含第1及第2存儲單元、以及控制器。控制器在編程動作中，在第1時刻(t0)對選擇柵極線(SGD)施加第1電壓(VSGDH)，在第2時刻(t1)對選擇柵極線(SGD)施加第2電壓(VSS)，在第3時刻(t2)對字線(WL)施加第3電壓(VPASS)，在第5時刻(t3)對字線(WLsel)施加第5電壓(VPGM)。在選擇了第1存儲單元的編程動作中，第2時刻(t1)與第3時刻(t2)之間的時間為第1時間(TM1)。在選擇了第2存儲單元的編程動作中，第2時刻(t1)與第3時刻(t2)之間的時間為與第1時間不同的第2時間(TM2)。

[相關申請]

本申請享有以日本專利申請2019-155812號(申請日：2019年8月28日)為基礎申請的優(yōu)先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

實施方式涉及一種半導體存儲裝置。

背景技術

已知能夠非易失性地存儲數(shù)據的NAND(Not AND，與非)型閃存。

發(fā)明內容

實施方式提供一種能夠抑制錯誤位的產生，且能夠縮短寫入動作的總時間的半導體存儲裝置。

實施方式的半導體存儲裝置包含第1及第2存儲單元、字線、第1及第2位線、第1及第2選擇晶體管、第1及第2選擇柵極線、以及控制器。字線與第1及第2存儲單元連接。第1及第2位線分別與第1及第2存儲單元連接。第1選擇晶體管連接在第1存儲單元與第1位線之間。第2選擇晶體管連接在第2存儲單元與第2位線之間。第1及第2選擇柵極線分別與第1及第2選擇晶體管連接。控制器執(zhí)行寫入動作。控制器在寫入動作中執(zhí)行包含編程動作的程序循環(huán)。控制器在編程動作中，在第1時刻對第1選擇柵極線及所述第2選擇柵極線施加第1電壓，在第1時刻之后的第2時刻對第1選擇柵極線及所述第2選擇柵極線施加比第1電壓低的第2電壓，在第2時刻之后的第3時刻，對字線施加比第2電壓高的第3電壓，在選擇了第1存儲單元的情況下，在第2時刻之后的第4時刻對第1選擇柵極線施加第1電壓與第2電壓之間的第4電壓，在選擇了第2存儲單元的情況下，在第4時刻對第2選擇柵極線施加第4電壓，在第3時刻之后的第5時刻，對字線施加比第3電壓高的第5電壓。在選擇了第1存儲單元的編程動作中，第2時刻與第3時刻之間的時間為第1時間。在選擇了第2存儲單元的編程動作中，第2時刻與第3時刻之間的時間為與第1時間不同的第2時間。

附圖說明

圖1是表示第1實施方式的半導體存儲裝置的構成例的框圖。

圖2是表示第1實施方式的半導體存儲裝置所具備的存儲單元陣列的電路構成的一例的電路圖。

圖3是表示第1實施方式的半導體存儲裝置所具備的行解碼器模塊的電路構成的一例的電路圖。

圖4是表示第1實施方式的半導體存儲裝置所具備的感測放大器模塊的電路構成的一例的電路圖。

圖5是表示第1實施方式的半導體存儲裝置所具備的感測放大器模塊中所包含的感測放大器組件的電路構成的一例的電路圖。

圖6是表示第1實施方式的半導體存儲裝置所具備的存儲單元陣列的平面布局的一例的俯視圖。

圖7是表示第1實施方式的半導體存儲裝置所具備的存儲單元陣列的剖面構造的一例的沿著圖6的VII-VII線所得的剖視圖。

圖8是表示第1實施方式的半導體存儲裝置中的存儲器柱的剖面構造的一例的沿著圖7的VIII-VIII線所得的剖視圖。

圖9是表示在第1實施方式的半導體存儲裝置中應用于存儲單元晶體管的數(shù)據的分配的一例的圖。

圖10是表示第1實施方式的半導體存儲裝置中的寫入動作的一例的時序圖。