[發(fā)明專利]一種可配置異步接口時(shí)序中數(shù)據(jù)去干擾系統(tǒng)及工作方法

在審

• 申請?zhí)枺?/td>: 202010060804.6
• 申請日: 2020-01-19
• 公開（公告）號: CN111290978A
• 公開（公告）日: 2020-06-16
• 發(fā)明（設(shè)計(jì)）人: 馮存榮
• 申請（專利權(quán)）人: 馮存榮
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06M3/08
• 代理公司: 北京化育知識產(chǎn)權(quán)代理有限公司 11833
• 代理人: 尹均利

本發(fā)明提供一種可配置異步接口時(shí)序中數(shù)據(jù)去干擾系統(tǒng)及工作方法，包括主機(jī)異步接口、同步器、數(shù)據(jù)采樣器、計(jì)時(shí)器和比較器，所述主機(jī)異步接口與同步器連接，所述同步器與數(shù)據(jù)采樣器連接，所述計(jì)時(shí)器與比較器連接，比較器與同步器連接。在接受數(shù)據(jù)端，通過可配置的芯片引腳配置適當(dāng)?shù)难舆t時(shí)間，采集寫數(shù)據(jù)，然后會(huì)連續(xù)采集數(shù)據(jù)，進(jìn)行比對，從而降低數(shù)據(jù)出錯(cuò)的概率，可以在快速的得到去除干擾的寫數(shù)據(jù)，降低數(shù)據(jù)的出錯(cuò)率。通過芯片引腳或寄存器配置寫數(shù)據(jù)延遲的采樣時(shí)刻，提高寫數(shù)據(jù)采集時(shí)刻的準(zhǔn)確性，數(shù)據(jù)通過多個(gè)采樣值比對，有效降低數(shù)據(jù)出錯(cuò)幾率。

技術(shù)領(lǐng)域

本發(fā)明涉及粹異步接口讀寫計(jì)數(shù)領(lǐng)域，尤其涉及一種可配置異步接口時(shí)序中數(shù)據(jù)去干擾系統(tǒng)及工作方法。

背景技術(shù)

異步接口(Asynchronous Interface)采用異步傳輸方式。采用異步傳輸方式時(shí)，按比特劃分為小組獨(dú)立發(fā)送，發(fā)送方可以在任何時(shí)間發(fā)送這些比特組，而不需要同步時(shí)鐘的控制。因此在純粹異步接口的讀寫中，是沒有時(shí)鐘，數(shù)據(jù)通過片選信號(CS)和讀寫信號來指示當(dāng)前的讀和寫的開始，持續(xù)時(shí)間，和結(jié)束。在異步接口中，數(shù)據(jù)寬度通常是多比特的，如何保證數(shù)據(jù)能正確寫入和以及恢復(fù)數(shù)據(jù)。比如，如果數(shù)據(jù)在芯片接口，出現(xiàn)毛刺，那么如何判斷數(shù)據(jù)是否被影響，甚至出錯(cuò)。因此，解決上述問題就顯得尤為重要了。

發(fā)明內(nèi)容

針對現(xiàn)有技術(shù)的不足，本發(fā)明的目的是提供一種可配置異步接口時(shí)序中數(shù)據(jù)去干擾系統(tǒng)及工作方法，在接受數(shù)據(jù)端，通過可配置的芯片引腳配置適當(dāng)?shù)难舆t時(shí)間，采集寫數(shù)據(jù)，然后會(huì)連續(xù)采集數(shù)據(jù)，進(jìn)行比對，從而降低數(shù)據(jù)出錯(cuò)的概率。

本發(fā)明提供一種可配置異步接口時(shí)序中數(shù)據(jù)去干擾系統(tǒng)，包括主機(jī)異步接口、同步器、數(shù)據(jù)采樣器、計(jì)時(shí)器和比較器，所述主機(jī)異步接口與同步器連接，所述同步器與數(shù)據(jù)采樣器連接，所述計(jì)時(shí)器與比較器連接，比較器與同步器連接。

進(jìn)一步改進(jìn)在于：所述數(shù)據(jù)采樣器的數(shù)量至少為兩個(gè)。

本發(fā)明還提供一種可配置異步接口時(shí)序中數(shù)據(jù)去干擾系統(tǒng)的工作方法，所述方法包括以下步驟：

步驟一：主機(jī)異步接口異步發(fā)送片選信號和寫指示信號后，使數(shù)據(jù)采集延遲計(jì)數(shù)器開始計(jì)數(shù)；

步驟二：比較器會(huì)把當(dāng)前的計(jì)數(shù)值和靜態(tài)配置的值進(jìn)行比較；

步驟三：當(dāng)計(jì)數(shù)器的值等于配置值后，比較器會(huì)觸發(fā)數(shù)據(jù)同步和數(shù)據(jù)采樣電路；

步驟四：數(shù)據(jù)會(huì)在時(shí)鐘的觸發(fā)下，從數(shù)據(jù)采樣器1到數(shù)據(jù)采樣器2再到數(shù)據(jù)采樣器3，當(dāng)所有數(shù)據(jù)都有效后，數(shù)據(jù)比較器會(huì)立刻對數(shù)據(jù)進(jìn)行比對；

步驟五：通過數(shù)據(jù)對比，對最終數(shù)據(jù)輸出進(jìn)行判定。

進(jìn)一步改進(jìn)在于：所述步驟二中靜態(tài)配置的值是來自芯片引腳，或芯片內(nèi)部配置寄存器。

進(jìn)一步改進(jìn)在于：所述步驟四中比對的算法是：如果數(shù)據(jù)中有任何一對數(shù)據(jù)一樣，就把它作為最終的數(shù)據(jù)輸出；如果沒有數(shù)據(jù)一樣，就把最后的數(shù)據(jù)作為最終的數(shù)據(jù)輸出。

本發(fā)明的有益效果是：在接受數(shù)據(jù)端，通過可配置的芯片引腳配置適當(dāng)?shù)难舆t時(shí)間，采集寫數(shù)據(jù)，然后會(huì)連續(xù)采集數(shù)據(jù)，進(jìn)行比對，從而降低數(shù)據(jù)出錯(cuò)的概率，可以在快速的得到去除干擾的寫數(shù)據(jù)，降低數(shù)據(jù)的出錯(cuò)率。通過芯片引腳或寄存器配置寫數(shù)據(jù)延遲的采樣時(shí)刻，提高寫數(shù)據(jù)采集時(shí)刻的準(zhǔn)確性，數(shù)據(jù)通過多個(gè)采樣值比對，有效降低數(shù)據(jù)出錯(cuò)幾率。

附圖說明

圖1是本發(fā)明的系統(tǒng)構(gòu)成圖。

具體實(shí)施方式